3D NAND闪存的读取方法技术

本发明专利技术涉及一种3D NAND闪存的读取方法，所述3D NAND闪存包括在三维空间内阵列排布的多个存储单元，构成多个存储串，每一个存储串的顶部的晶体管为上选择管，所述上选择管连接至位线，存储串底部的晶体管为下选择管，位于同一层内的多个存储单元组成存储行，位于同一存储行内的存储单元的栅极均连接至同一字线，待读取存储单元所在的存储串作为选中串，其特征在于，所述读取方法包括依次进行的预导通阶段和读取阶段步骤，其中，在所述预导通阶段中对位线施加持续的预充电压；同时，导通选中串的上选择管和非选中串的上选择管，关断选中串的下选择管和非选中串的下选择管。

【技术实现步骤摘要】
3DNAND闪存的读取方法
本专利技术涉及半导体
，尤其涉及一种3DNAND闪存的读取方法。
技术介绍
近年来，闪存(FlashMemory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(BitDensity)，同时减少位成本(BitCost)，三维的闪存存储器(3DNAND)技术得到了迅速发展。在3DNAND闪存结构中，按照串和行进行三维排列，现有技术在对某一存储单元进行读取操作时，经常会对该存储单元相邻的其他存储单元造成读干扰的问题，造成数据漂移。如何在读取过程中，减少读干扰，提高读取数据的准确性，是目前亟待解决的问题。
技术实现思路
本专利技术所要解决的技术问题是，提供一种3DNAND闪存的读取方法，在读取过程中减少读干扰。本专利技术提供一种3DNAND闪存的读取方法，所述3DNAND闪存包括在三维空间内阵列排布的多个存储单元，构成多个存储串，每一个存储串的顶部的晶体管为上选择管，所述上选择管连接至位线，存储串底部的晶体管为下选择管，位于同一层内的多个存储单元组成存储行，位于同一存储行内的存储单元的栅极均连接至同一字线，待读取存储单元所在的存储串作为选中串，所述读取方法包括依次进行的预导通阶段和读取阶段步骤，其中，在所述预导通阶段中对位线施加持续的预充电压；同时，导通选中串的上选择管和非选中串的上选择管，关断选中串的下选择管和非选中串的下选择管。可选的，读取阶段中，对位线施加驱动电压；所述预充电压大于所述驱动电压。可选的，在所述预导通阶段中还包括：在预导通阶段结束之前，关断所述非选中串的上选择管；对位线施加预充电压直至预导通阶段结束。可选的，在所述预导通阶段中还包括：在对位线施加预充电压的同时，对选中字线和非选中字线施加预导通电压。可选的，还包括位于所述读取阶段之后的预关断阶段；所述预关断阶段中，位线保持低电位。可选的，所述预关断阶段中，导通选中串的上选择管、非选中串的上选择管、选择串的下选择管和非选中串的下选择管，以及对非选中字线和选中字线均施加预关断电压。本专利技术的3DNAND闪存读取方法中，在正式读取之前具有预导通阶段，在预导通阶段，对位线施加预充电压，在读取阶段之前关断非选择串的上选择管和下选择管，使得在读取阶段非选中串的沟道电势等于预充电压，从而降低非选中串受到的读干扰，减少读取错误。附图说明图1为本专利技术一具体实施方式的3DNAND的存储结构示意图；图2为本专利技术一具体实施方式的对3DNAND的存储单元进行读取的时序图；图3为本专利技术一具体实施方式的对3DNAND的存储单元进行读取的时序图。具体实施方式下面结合附图对本专利技术提供的3DNAND闪存的读取方法的具体实施方式做详细说明。请参考图1，为本专利技术一具体实施方式的3DNAND的存储结构示意图。其中每个黑点代表一个存储单元。所述3DNAND的存储结构包括在三维空间内阵列排布的多个存储单元，构成多个存储串，位于同一个存储串内的存储单元的沟道在物理上连接。每一个存储串的顶部的晶体管为上选择管，上选择管连接至位线，存储串底部的晶体管为下选择管，不同存储串之间通过上选择管和下选择管区分。位于同一层内的多个存储单元组成存储行，位于不同存储串但位于同一存储行内的存储单元的栅极在物理上相连接，均连接至同一字线。在对所述存储结构中的某一存储单元进行读取操作时，需要确定选中的存储单元所在的存储串以及所在的行，所述选中的存储单元所在的存储串作为选中串，所在行作为选中行。例如，要读取图1中圈出的选中存储单元的信息，需要对位线1和位线2施加驱动电压，打开该选中存储单元所在选中串的上选择管1和下选择管1，将所述存储单元所在行以外的非选中行的字线1和字线3施加导通电压，从而将该选中串的沟道导通；并且关断非选中串的上选择管2和下选择管2，避免其他非选中串的沟道被导通；在选中行的字线2上加读取电压，对选中的存储单元内的信息进行读取。由于在所述非选中行的字线1和字线3上施加导通电压，这个导通电压在上升过程中会在连接至字线1和字线3上的所有存储单元的沟道内耦合出电势，造成热载流子注入串扰，从而导致其他非选中的存储单元内存储的电子发生漂移，从而发生非选中存储单元内存储的数据发生改变，以及读取的选中存储单元内的数据发生漂移等问题。请参考图2，为一个具体实施方式中的对3DNAND的存储单元进行读取的时序图。待读取的存储单元所在的存储串作为选中串，待读取的存储单元所在存储行作为选中行，连接至选中行的字线作为选中字线。该具体实施方式中，在对存储单元进行真正读取之前，会有一个预导通阶段，用来打开选中串和非选中串的沟道。具体的，在预导通阶段，对非选中字线和选中字线均施加预导通电压，以打开选中串和非选中串的沟道，在非选中字线和选中字线电压的上升时期，非选中串的上选择管和非选中串的下选择管施加的电压也跟随上升，这样使得所述非选中串的上选择管、非选中串的下选择管均打开；对所述选中串的上选择管、选中串的下选择管也施加预导通电压，使得所述选中串的上选择管、选中串的下选择管均打开；同时位线保持低电位。本专利技术的具体实施方式中，低电位均为0V，其他具体实施方式中低电位也可以为其他电压值。非选中串和选中串的沟道与位线导通，沟道电势会保持和位线同样的低电位，因此非选中串和选中串的沟道不会因为字线电压的变化而耦合出电压，从而避免对非选中存储单元的字线施加导通电压时造成的热载流子注入串扰的问题。到了读取阶段，对位线施加驱动电压，对非选中串的上选择管和非选中串的下选择管施加断开电压，使得非选中串的上选择管和下选择管均关断，使得非选中串的沟道与位线断开，非选中串的沟道电势被锁定为低电位0V。非选中串上加导通电压的非选中行的存储单元受到“导通电压-0V”引起的读干扰，而非选中串的选中行的存储单元则受到“读取电压-0V”引起的读干扰，读取电压与导通电压接近。而选中串的上选择管和下选择管则被施加导通电压，使得选中串的沟道与位线导通，选中串的沟道电势等于位线上的驱动电压。选中串上的非选中存储单元的栅极则通过非选中字线被施加导通电压，因此，选中串上的非选中存储单元会承受“导通电压-驱动电压”引起的读干扰。读干扰和引起读干扰的电压正相关，电压越大，读干扰越强。因此，导通电压越大，对存储单元的读干扰越大。因此，该具体实施方式中，选中串上的非选中存储单元承受“导通电压-驱动电压”引起的读干扰小于非选中串上的存储单元受到的读干扰。为了提高存储器读取的准确性，需要进一步降低非选中串上的存储单元受到的读干扰。为了进一步降低非选中串上的加导通电压的存储单元受到的读干扰，本专利技术的专利技术人提出了另一种3DNAND闪存的读取方法。请参考图3为本专利技术另一具体实施方式中采用另一读取方法对3DNAND的存储单元进行读取的时序图。该具体实施方式中，所述3DNAND闪存的读取方法，包括依次进行的预导通阶段和读取阶段步骤。在整个读取过程中，存储结构的共源端均接地。与上一具体实施方式中不同的是，在所述预导通阶段中：对位线施加持续的预充电压；同时，预导通选中串的上选择管和非选中串的上选择管，关断本文档来自技高网...

【技术保护点】
1.一种3D NAND闪存的读取方法，所述3D NAND闪存包括在三维空间内阵列排布的多个存储单元，构成多个存储串，每一个存储串的顶部的晶体管为上选择管，所述上选择管连接至位线，存储串底部的晶体管为下选择管，位于同一层内的多个存储单元组成存储行，位于同一存储行内的存储单元的栅极均连接至同一字线，待读取存储单元所在的存储串作为选中串，其特征在于，所述读取方法包括依次进行的预导通阶段和读取阶段步骤，其中，在所述预导通阶段中对位线施加持续的预充电压；同时，导通选中串的上选择管和非选中串的上选择管，关断选中串的下选择管和非选中串的下选择管。

【技术特征摘要】
1.一种3DNAND闪存的读取方法，所述3DNAND闪存包括在三维空间内阵列排布的多个存储单元，构成多个存储串，每一个存储串的顶部的晶体管为上选择管，所述上选择管连接至位线，存储串底部的晶体管为下选择管，位于同一层内的多个存储单元组成存储行，位于同一存储行内的存储单元的栅极均连接至同一字线，待读取存储单元所在的存储串作为选中串，其特征在于，所述读取方法包括依次进行的预导通阶段和读取阶段步骤，其中，在所述预导通阶段中对位线施加持续的预充电压；同时，导通选中串的上选择管和非选中串的上选择管，关断选中串的下选择管和非选中串的下选择管。2.根据权利要求1所述的3DNAND闪存的读取方法，其特征在于，读取阶段中，对位线施加驱动电压；所述预充电压大于所述驱动电压。3.根据...

【专利技术属性】
技术研发人员：刘红涛，靳磊，黄莹，魏文喆，王启光，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42