多面型闪存以及控制其程序和读取操作的方法技术

本发明专利技术提供一种闪存装置，其包含：多个面，每个面包括多个内存单元块；多个页面缓冲器，每个页面缓冲器锁存一个将输出至其对应面的输入数据位，或锁存一个将从对应面接收的输出数据位；多个高速缓冲存储器，每个高速缓冲存储器响应多个高速缓存输入控制信号之一而存储输入或输出数据位，且每个高速缓冲存储器响应多个高速缓存输出控制信号之一而将存储的数据位传输至对应的页面缓冲器或外部装置；以及控制逻辑电路，其响应含有多个位的芯片启用信号及指令信号而产生高速缓存输入和输出控制信号。响应含有多个位的芯片启用信号而同时进行对多个面的程序及读取操作，其增加了操作速度及其中所处理的数据吞吐量。

【技术实现步骤摘要】

本专利技术涉及闪存装置，具体涉及多面型闪存装置以及控制其程序和读取操作的方法。
技术介绍
闪存装置可根据其中的内存单元阵列的结构形式而大体分类为单面型及多面型。单面型闪存装置包括一个面，该一个面由多个内存单元块组成，而多面型闪存装置包括多个面，每个面由多个内存单元块组成。图1为传统的闪存装置的方块图，其示出了单面型闪存装置。参看图1，闪存装置10具有输入缓冲器11、控制逻辑电路12、高电压产生器13、内存单元块B1～BK、X-解码器14、Y-解码器16及数据输入/输出电路17。参看图2，将描述图1中示出的闪存装置的程序操作。图2为有关于图1中示出的闪存装置的程序操作的时序图。首先，禁用芯片启用信号CEb，并切换(toggle)写启用信号Web。响应芯片启用信号CEb及写启用信号Web，控制逻辑电路12接收到相继经由输入缓冲器11施加的指令信号CMD1及地址信号ADD，且随后产生程序指令PGM、行地址信号RADD及列地址信号CADD。同时，指令信号CMD1包含有页面程序设定码，其判定闪存装置10的操作模式，且地址信号ADD对应于包括在内存单元块B1～BK之一中的多个页中的一页。高电压产生器13响应程序指令PGM而产生偏压，且X-解码器14响应行地址信号RADD而将该偏压提供给内存单元块B1～BK之一。页面缓冲器15锁存经由数据输入/输出电路17及Y-解码器16接收到的数据信号D1，并将数据信号D1传输至内存单元块B1～BK共享的位线(未示出)。随后，控制逻辑电路12接收另一指令信号CMD2，并将就绪/忙碌信号R/Bb禁用一预定时间T。指令信号CMD2含有用于指示闪存开始其程序操作的确认码。外部控制器(未示出)接收到就绪/忙碌信号R/Bb及识别处于程序操作状态中的闪存装置。换言的，在禁用就绪/忙碌信号R/Bb时，对包括在内存单元块B1～BK之一中的多个页面中的一页进行程序操作。因而，闪存装置10的程序操作按一次一页的方式进行。因此，需要重复上述过程，以完成对所有内存单元块B1～BK的程序操作，从而由于内存单元块数量的增加而导致整个程序时间更长。近来，为了减少整个程序时间的目的，闪存装置采用了高速缓存程序方案。在高速缓存程序方案中，高速缓冲存储器预先存储接下来将要进行程序控制的数据，且将所存储的数据传输至程序操作中的页面缓冲器，以便缩短整个程序时间。因此，其通过高速缓存程序方案提高了闪存装置的程序速度。另一方面，最近已提出了包括多个面的各种多面型闪存装置，以克服具有相对较小的数据吞吐量的单面型闪存装置的缺点。多面型闪存装置能够具有增加的数据吞吐量，但是因为顺序地程序控制多个面，所以其整个程序时间增加。换言之，当以页面为单位程序控制多个面中的一个时，不对剩余的面进行程序控制。因此，存在多面型闪存装置的整个程序时间比单面型闪存装置的整个程序时间要长的问题。此外，存在下述不便外部存储器控制器需要选定这些面中的一个并产生除了块地址之外的地址信号，以便对选定面中的数据进行程序控制或从选定面中读取数据。并且闪存装置需要包含复杂的控制电路，以便逐一调整这些面。
技术实现思路
本专利技术涉及一种闪存装置，且涉及通过响应含有多个位的芯片启用信号而同时进行对多个面的程序及读取操作来改善操作速度及数据吞吐量而无需构造复杂的电路。本专利技术的一个实施例是针对提供一种控制闪存装置中的程序操作的方法，其能够通过响应含有多个位的芯片启用信号同时对多个面进行程序操作来改善操作速度及数据吞吐量，而无需构造复杂的电路。本专利技术的一实施例还针对提供一种控制闪存装置中的读取操作的方法，其能够通过响应含有多个位的芯片启用信号同时对多个面进行读取操作来改善操作速度及数据吞吐量，而无需构造复杂的电路。本专利技术的一个方面是提供一种闪存装置，其包含多个面，每个面包括多个内存单元块；分别对应于多个面而配置的页面缓冲器，每个页面缓冲器锁存将被输出至其对应面的输入数据位，或锁存将从该对应面接收的输出数据位；分别对应于页面缓冲器而配置的高速缓冲存储器，每个高速缓冲存储器响应多个高速缓存输入控制信号之一而存储输入数据位或所锁存的输出数据位，且每个高速缓冲存储器响应多个高速缓存输出控制信号之一而将所存储的数据位传输至该页面缓冲器或外部装置；及控制逻辑电路，其响应含有多个位的芯片启用信号及指令信号而产生高速缓冲存储器输入及输出控制信号。本专利技术的另一方面是提供一种控制多面型闪存装置的程序操作的方法。该方法包含下述步骤响应一指令信号而产生程序指令；将输入数据位存储在对应于多个面而配置的高速缓冲存储器中；响应程序指令而产生用于程序操作的偏压，基于列及行地址信号而选定每个面中的多个内存单元块之一，及将该偏压施加到选定的内存单元块；以及将存储在高速缓冲存储器中的数据位输出至多个面。本专利技术的一实施例还提供一种控制多面型闪存装置的读取操作的方法，其包含下述步骤响应指令信号而产生读取指令；响应读取指令信号而产生用于读取操作的偏压，基于列及行地址信号而选定每个面中的多个内存单元块之一，及将该偏压施加于选定的内存单元块；将多个面的输出数据位同时存储在对应于多个面而配置的高速缓冲存储器中；及将存储于高速缓冲存储器中的数据位顺序地逐个输出至外部装置。附图说明附图用于提供对本专利技术的进一步的理解，并且被并入并组成说明书的一部分。附解说明了本专利技术的示例性实施例，并与说明一起用于解释本专利技术的原理。在附图中图1为传统的闪存装置的方块图；图2为有关于图1中示出的闪存装置的程序操作的时序图；图3为传统的闪存装置的方块图；图4为有关于图3中示出的闪存装置的程序操作的时序图；图5为有关于图3中示出的闪存装置的读取操作的时序图；及图6为比较性地说明本闪存装置的程序操作所处理的数据吞吐量和由单面型闪存装置的程序操作所处理的数据吞吐量的图表。具体实施例方式下文将参看附图更加详细地描述本专利技术的优选实施例。然而，本专利技术可以以不同形式来实现并且不应解释为局限于本文所陈述的实施例。相反，这些实施例是提供用来使得本公开内容全面及完整，并向本领域的技术人员充分传达本专利技术的范围。整个说明书中相同数字指示相同组件。图3为传统的闪存装置的方块图。参看图3，闪存装置100包含输入缓冲器110、控制逻辑电路120、高电压产生器130、X-解码器150、多个面PL1～PLM(M为整数)、多个页面缓冲器PB1～PBM(M为整数)、多个高速缓冲存储器CB1～CBM(M为整数)、及数据输入/输出电路160。输入缓冲器110接收外部地址信号ADD或指令信号(CMD1、CMD2及CMD3之一)，且随后将接收到的信号传输至控制逻辑电路120。控制逻辑电路120响应芯片启用信号CEb及控制信号REb、Web、ALE和CLE接收所述指令信号(CMD1、CMD2及CMD3之一)或外部地址信号ADD。优选的，芯片启用信号CEb含有位B1～BM(M为整数)。控制逻辑电路120响应指令信号CMD1、CMD2或CMD3而产生程序指令PGM、读取指令READ及擦除指令ERS之一。优选的，控制逻辑电路120响应含有页面程序设定码(例如，80h)的指令信号CMD1而产生程序指令PGM。控制逻辑电路120响应含有读取码(例如，00h或01h)的指令信号CMD3而产生读取指令R本文档来自技高网...

【技术保护点】
一种闪存装置，其包含：多个面，每个面包括多个内存单元块；多个页面缓冲器，每个页面缓冲器对应于所述多个面之一而配置，每个页面缓冲器锁存一个将输出至其对应面的输入数据位，或锁存一个将从对应面接收的输出数据位；多个高速缓冲 存储器，每个高速缓冲存储器对应于多个页面缓冲器之一而配置，每个高速缓冲存储器响应多个高速缓存输入控制信号之一而存储该输入数据位或锁存的输出数据位，且每个高速缓冲存储器响应多个高速缓存输出控制信号之一而将存储的数据位传输至对应的页面缓冲器或外部装置；以及控制逻辑电路，其响应含有多个位的芯片启用信号及指令信号而产生高速缓存输入和输出控制信号。

【技术特征摘要】
KR 2005-3-10 20169/051.一种闪存装置，其包含多个面，每个面包括多个内存单元块；多个页面缓冲器，每个页面缓冲器对应于所述多个面之一而配置，每个页面缓冲器锁存一个将输出至其对应面的输入数据位，或锁存一个将从对应面接收的输出数据位；多个高速缓冲存储器，每个高速缓冲存储器对应于多个页面缓冲器之一而配置，每个高速缓冲存储器响应多个高速缓存输入控制信号之一而存储该输入数据位或锁存的输出数据位，且每个高速缓冲存储器响应多个高速缓存输出控制信号之一而将存储的数据位传输至对应的页面缓冲器或外部装置；以及控制逻辑电路，其响应含有多个位的芯片启用信号及指令信号而产生高速缓存输入和输出控制信号。2.如权利要求1所述的闪存装置，其中控制逻辑电路响应指令信号而产生程序指令、读取指令及擦除指令之一，且响应外部地址信号而产生列地址信号及行地址信号。3.如权利要求1所述的闪存装置，其中芯片启用信号的位数等于所述面的数量。4.如权利要求2所述的闪存装置，进一步包含高电压产生器，其响应程序指令、读取指令及擦除指令之一而产生偏压；X-解码器，其基于行地址信号而选择包括在每个面中的多个内存单元块之一，且将所述偏压提供给所选定的内存单元块；及Y-解码器，其解码列地址信号及将该列地址信号施加到页面缓冲器，其中，页面缓冲器响应列解码信号而部分或全部地选择对应面的位线，且将输入数据位输出到所选定的位线，或锁存从所选定的位线接收的输出数据位。5.如权利要求2所述的闪存装置，其中当指令信号含有页面程序设定码时，控制逻辑电路产生程序指令，且当在产生该程序指令之后接收到含有确认码的指令信号时，控制逻辑电路将就绪/忙碌信号禁用第一预定时间。6.如权利要求5所述的闪存装置，其中在产生该程序指令后，当在第二预定时间期间所述多个位被顺序地逐个改变为预定逻辑值时，控制逻辑电路顺序地逐个将高速缓存输入控制信号启用该第二预定时间，并且当在第一预定时间期间的同时将多个位改变为预定逻辑值时，在禁用就绪/忙碌信号的同时启用高速缓存输出控制信号；及其中当高速缓存输入控制信号被顺序地逐个启用时，高速缓冲存储器顺序地逐个存储所述输入数据位，且当高速缓存输出控制信号被同时启用时，高速缓冲存储器将存储的数据位同时输出至页面缓冲器。7.如权利要求6所述的闪存装置，其中在存储被存储在多个高速缓冲存储器的最后一个中的输入数据位之后，在第一预定时间的同时将多个位改变为预定的逻辑值。8.如权利要求2所述的闪存装置，其中当指令信号含有读取码时，控制逻辑电路产生读取指令，且当在产生读取指令之后接收到外部地址信号时，该控制逻辑电路将就绪/忙碌信号禁用第一预定时间。9.如权利要求8所述的闪存装置，其中在产生读取指令后，控制逻辑电路在禁用就绪/忙碌信号的同时启用高速缓存输入控制信号，且当在第二预定时间期间多个位被顺序地逐个改变为预定逻辑值时，顺序地逐个将高速缓存输出控制信号启用该第二预定时间期间；及其中当高速缓存输入控制信号被同时启用时，高速缓冲存储器存储从页面缓冲器接收的锁存的输出数据位，并且当高速缓存输出控制信号被顺序地逐个启用时，所述高速缓冲存储器将存储的数据位顺序地逐个输出至外部装置。10.如权利要求9所述的闪存装置，其中当控制逻辑电路接收到指令信号时，所述多个位改变为预定逻辑值，当...

【专利技术属性】
技术研发人员：刘炳晟，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]