存储器装置及其数据读取方法制造方法及图纸

本发明专利技术提供一种存储器装置及其数据读取方法。该存储器装置包括：存储器阵列；地址产生器，产生一地址信号；数据存取电路，耦接存储器阵列与地址产生器，依据一外部时脉信号以及地址信号对存储器阵列进行读取操作，以输出一读取数据，读取操作包括多个操作程序；以及虚拟电路，耦接数据存取电路与地址产生器，依据地址信号执行多个操作程序，以分别估算数据存取电路完成各操作程序的时间点，其中虚拟电路于完成一操作程序时致能数据存取电路执行下一操作程序。

【技术实现步骤摘要】
存储器装置及其数据读取方法
本专利技术涉及一种电子装置，尤其涉及一种存储器装置及其数据读取方法。
技术介绍
由于较少的脚位数及简单的介面，串列快闪存储器已经变得普遍。一般来说，串列快闪存储器为基于外部提供的时脉信号来进行操作，例如存取地址的变化、数据感测、错误校正以及数据暂存等等的操作时间皆基于外部提供的时脉信号决定。在部分的存储器装置中，在输出第一笔读取数据前，可分配多个周期数的虚拟时脉(dummyclock)进行数据锁存，以提高读取数据的速度。由于对应不同规格的存储器装置所使用的虚拟时脉的周期数可能不同，在虚拟时脉的周期数较少的情形下，分配存储器操作时程的难度将提高。例如，部分的存储器操作所需的操作时间可能短于被分配到的时脉周期数，然由于存储器的操作为基于外部提供的时脉信号来进行，仍需分配足够的时脉周期数来进行存储器操作，如此将造成时间的浪费，进而降低存储器装置的读取效率。
技术实现思路
本专利技术提供一种存储器装置及其数据读取方法，可有效地提高存储器装置的读取效率。本专利技术的存储器装置包括存储器阵列、地址产生器、数据存取电路以及虚拟电路。地址产生器产生地址信号。数据存取电路耦接存储器阵列与地址产生器，依据外部时脉信号以及地址信号对存储器阵列进行读取操作，以输出读取数据，读取操作包括多个操作程序。虚拟电路耦接数据存取电路与地址产生器，依据地址信号执行操作程序，以分别估算数据存取电路完成各操作程序的时间点，其中虚拟电路于完成操作程序时致能数据存取电路执行下一操作程序。本专利技术还提供一种存储器装置的数据读取方法，其中存储器装置包括存储器阵列、地址产生器以及数据存取电路，地址产生器产生地址信号，数据存取电路依据外部时脉信号以及地址信号对存储器阵列进行读取操作，以输出读取数据，读取操作包括多个操作程序，存储器装置的数据读取方法包括下列步骤。提供虚拟电路，虚拟电路依据地址信号开始执行操作程序，以分别估算数据存取电路完成各操作程序的时间点。虚拟电路于完成操作程序时致能数据存取电路执行下一操作程序，以使数据存取电路依序地完成操作程序而输出读取数据。基于上述，本专利技术实施例的虚拟电路可依据地址信号与数据存取电路同步执行读取操作，以分别估算数据存取电路完成各个操作程序的时间点，并于完成一操作程序时致能数据存取电路执行下一操作程序。如此可使读取操作中的各个操作程序的执行时间点不受限于外部时脉信号，而是依据执行各个操作程序实际上所需的时间来分配操作时程，因此可大幅减少存储器操作的闲置时间，而有效地提高存储器装置的读取效率。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明图1是依照本专利技术一实施例的一种存储器装置的示意图；图2是已知的存储器装置的读取操作的操作时程示意图；图3是本专利技术一实施例的存储器装置的读取操作的操作时程示意图；图4是已知的存储器装置的读取操作的操作时程示意图；图5是依照本专利技术一实施例的一种存储器装置的示意图；图6是依照本专利技术实施例的一种存储器装置的数据读取方法的流程图。附图标号说明：100、500：存储器装置102：地址产生器104：存储器阵列106：数据存取电路108：虚拟电路ADD1：地址信号CLK：外部时脉信号SD1：读取数据XY1：选择操作程序SEN1：数据感测操作程序ECC1：错误校正操作程序DR1：暂存已校正数据的操作程序IO1：输入输出操作程序LA1～LA4：锁存数据期间502：列解码器504：行解码器506：感测电路508：错误校正电路510：暂存器512：输入输出电路514：虚拟行列解码电路516：虚拟感测电路518：虚拟错误校正电路EN1～EN3：致能信号S602-S604：存储器装置的数据读取方法步骤具体实施方式图1是依照本专利技术一实施例的一种存储器装置的示意图，请参照图1。存储器装置100可包括地址产生器102、存储器阵列104、数据存取电路106以及虚拟电路108，其中地址产生器102耦接数据存取电路106以及虚拟电路108，存储器阵列104可例如为快闪存储器阵列(例如NOR快闪存储器阵列)，然不以此为限。此外，虚拟电路108与数据存取电路106可具有相同的电路特性，例如可以相同的制程以及电路设计制作。数据存取电路106耦接存储器阵列104以及虚拟电路108。地址产生器102用以依据外部时脉信号CLK产生地址信号ADD1至数据存取电路106以及虚拟电路108。数据存取电路106可依据外部时脉信号CLK以及地址信号ADD1对存储器阵列104进行读取操作，以输出读取数据SD1，其中读取操作可包括多个操作程序，例如选择驱动存储器阵列102的字元线与位元线的选择操作程序，对应地址信号ADD1的数据的数据感测操作程序、感测数据的错误校正操作程序、暂存已校正数据的操作程序…等等。虚拟电路108则可依据地址信号ADD1执行读取操作，以分别估算数据存取电路106完成各操作程序的时间点，并于完成操作程序时致能数据存取电路106执行下一操作程序。举例来说，虚拟电路108可依据地址信号ADD1依序地执行上述的选择操作程序、数据感测操作程序以及错误校正操作程序，并分别在选择操作程序、数据感测操作程序以及错误校正程序的完成时间点致能数据存取电路106进行下一个操作程序，亦即数据感测操作程序、错误校正操作程序以及暂存已校正数据的操作程序。由于虚拟电路108与数据存取电路106具有相同的电路特性，因此当虚拟电路108完成某一操作程序时，可预期数据存取电路106亦已完成相同的操作程序，而不受电源电压、温度变化或其它环境因素的影响。如此藉由虚拟电路108在完成上述某一操作程序时致能数据存取电路106同步地执行下一个操作程序，便可使读取操作中的各个操作程序的执行时间点不受限于外部时脉信号CLK，而是依据执行各个操作程序实际上所需的时间来分配操作时程，因此可大幅减少存储器操作的闲置时间，而有效地提高存储器装置的读取效率。举例来说，图2是已知的存储器装置的读取操作的操作时程示意图，图3是本专利技术一实施例的存储器装置的读取操作的操作时程示意图，请参照图2与图3。在图2与图3中，存储器装置具有20个周期的虚拟时脉(如图2所示，编号第3个～第22个周期的外部时脉信号CLK)可分配给选择操作程序XY1、数据感测操作程序SEN1、错误校正操作程序ECC1、暂存已校正数据的操作程序DR1以及依据已校正数据输出读取数据SD1的输入输出操作程序IO1。其中在图2中，每次锁存数据的期间皆为虚拟时脉的半周期的整数倍(例如在第一次锁存数据期间LA1相当于9.5个虚拟时脉的周期，而在第二次锁存数据期间LA2相当于10.5个虚拟时脉的周期)，且各个操作程序的操作时间亦为虚拟时脉的半周期的整数倍(例如选择操作程序XY1的期间相当于1个虚拟时脉的周期)。此外，由于无法得知各个操作程序的完成时间点，因此往往会分配较实际上所需更多的周期数给各个锁存数据期间以及各个操作程序，而降低存储器装置的读取效率。而在本专利技术的图3实施例中，由于存储器装置100的虚拟电路108可在完成选择操作程序XY1时便致能数据存取电路106进行下一个操作程序(亦即数据感测操作程序SEN1)，因此不须如已知技术般需要分配1个虚拟时脉的周期给选择操本文档来自技高网...

【技术保护点】
1.一种存储器装置，其特征在于，包括：存储器阵列；地址产生器，产生一地址信号；数据存取电路，耦接所述存储器阵列与所述地址产生器，依据一外部时脉信号以及所述地址信号对所述存储器阵列进行读取操作，以输出一读取数据，所述读取操作包括多个操作程序；以及虚拟电路，耦接所述数据存取电路与所述地址产生器，依据所述地址信号执行所述多个操作程序，以分别估算所述数据存取电路完成各所述操作程序的时间点，其中所述虚拟电路于完成一操作程序时致能所述数据存取电路执行下一操作程序。

【技术特征摘要】
2017.06.13 US 15/620,8351.一种存储器装置，其特征在于，包括：存储器阵列；地址产生器，产生一地址信号；数据存取电路，耦接所述存储器阵列与所述地址产生器，依据一外部时脉信号以及所述地址信号对所述存储器阵列进行读取操作，以输出一读取数据，所述读取操作包括多个操作程序；以及虚拟电路，耦接所述数据存取电路与所述地址产生器，依据所述地址信号执行所述多个操作程序，以分别估算所述数据存取电路完成各所述操作程序的时间点，其中所述虚拟电路于完成一操作程序时致能所述数据存取电路执行下一操作程序。2.根据权利要求1所述的存储器装置，其特征在于，所述数据存取电路包括：列解码器，耦接所述存储器阵列、所述虚拟电路与所述地址产生器，依据所述地址信号选择驱动所述存储器阵列的字元线；行解码器，耦接所述存储器阵列、所述虚拟电路与所述地址产生器，依据所述地址信号选择驱动所述存储器阵列的位元线；感测电路，耦接所述虚拟电路与所述行解码器，被所述虚拟电路致能而感测对应所述地址信号的数据，以产生一感测数据；错误校正电路，耦接所述虚拟电路与所述感测电路，被所述虚拟电路致能而对所述感测数据进行错误校正，以输出一已校正数据；以及暂存器，耦接所述虚拟电路与所述错误校正电路，被所述虚拟电路致能而暂存所述已校正数据。3.根据权利要求2所述的存储器装置，其特征在于，所述虚拟电路包括：虚拟行列解码电路，耦接所述感测电路与所述地址产生器，依据所述地址信号执行所述列解码器与所述行解码器选择驱动所述存储器阵列的字元线与位元线的选择操作程序；虚拟感测电路，耦接所述虚拟行列解码电路、所述错误校正电路电路与所述地址产生器，所述虚拟行列解码电路于完成所述选择操作程序时，致能所述感测电路感测对应所述地址信号的数据，致能所述虚拟感测电路执行所述感测电路感测对应所述地址信号的数据的数据感测操作程序；以及虚拟错误校正电路，耦接所述虚拟感测电路与所述暂存器，所述虚拟感测电路于完成所述数据感测操作程序时，致能所述错误校正电路对所述感测数据进行错误校正，致能所述虚拟错误校正电路执行所述错误校正电路对所述感测数据进行错误校正的错误校正操作程序，并致能所述地址产生器产生下一个地址信号，所述虚拟错误校正电路于完成所述错误校正操作程序时，致能所述暂存器暂存所述已校正数据。4.根据权利要求3所述的存储器装置，其特征在于，所述虚拟行列解码电路以及所述虚拟错误校正电路为以逻辑电路实施，所述虚拟行列解码电路以及所述虚拟错误校正电路以最长逻辑路径来分别估算所述选择操作程序与所述错误校正操作程序完成的时间点。5.根据权利要求2所述的存储器装置，其特征在于，还包括：输入输出电路，耦接所述暂存器，依据所述外部时脉信号与所述已校正数据输出所述读取数据。6.根据权利要求2所述的存储器装置，其特征在于，所述虚拟感测电路感测存储不同数据的多个存储单元，并于完成存储不同数据的所述多个存储单元的...

【专利技术属性】
技术研发人员：黄科颖，苏腾，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾,71