功率半导体元件制造技术

本实用新型专利技术提供一种功率半导体元件，包括：基底、第一外延层以及第二外延层。基底定义有有源区与终端区。终端区围绕有源区。第一外延层配置在有源区与终端区的基底上。第二外延层配置在基底与第一外延层之间。第二外延层中包括：第一终端沟槽与第二终端沟槽。第一终端沟槽具有第一电极，其配置在终端区中且邻近有源区。第二终端沟槽具有第二电极，其配置在终端区中。第一电极的电位与第二电极的电位介于源极电位与漏极电位之间。本实用新型专利技术提供的功率半导体元件，可通过改善终端区中沟槽电极边缘处的电场扭曲现象，进而提升功率半导体元件的击穿电压。

【技术实现步骤摘要】
功率半导体元件
本技术涉及一种半导体元件，尤其涉及一种功率半导体元件。
技术介绍
功率半导体元件是一种广泛使用在类比电路的半导体元件。由于功率半导体元件具有非常低的导通电阻与非常快的切换速度，因此，功率半导体元件可应用在电源切换(Powerswitch)电路上，使得电源管理技术(powermanagementtechniques)更有效率。随着科技进步，电子元件朝着轻薄化的趋势发展。由于电子元件的尺寸不断地缩小，维持功率半导体元件的低导通阻抗(ConductanceResistance)、高击穿电压(Breakdownvoltage)也愈发困难。因此，如何在一定的元件尺寸下改善功率半导体元件的导通阻抗及击穿电压将成为重要的一门课题。
技术实现思路
本技术提供一种功率半导体元件，其于基板上配置有两层外延层，并使得终端区中至少两个沟槽电极的电位介于源极电位以及漏极电位之间，藉此改善终端区中沟槽电极边缘处的电场扭曲现象，进而提升功率半导体元件的击穿电压。本技术提供一种功率半导体元件包括：基底、第一外延层以及第二外延层。基底定义有有源区与终端区。终端区围绕有源区。第一外延层配置在有源区与终端区的基底上。第二外延层配置在基底与第一外延层之间。第二外延层中包括：第一终端沟槽与第二终端沟槽。第一终端沟槽具有第一电极，其配置在终端区中且邻近有源区。第二终端沟槽具有第二电极，其配置在终端区中。第一电极的电位与第二电极的电位介于源极电位与漏极电位之间。在本技术的一实施例中，第一电极的电位介于第二电极的电位与源极电位之间。在本技术的一实施例中，功率半导体元件还包括第三终端沟槽，其具有第三电极，并配置在第一终端沟槽与第二终端沟槽之间。第三电极的电位介于第一电极的电位与第二电极的电位之间。在本技术的一实施例中，功率半导体元件还包括电阻元件，其配置在源极与漏极之间，并电性连接第一电极以及第二电极。在本技术的一实施例中，电阻元件为串联在一起的多个电阻，第一电极以及第二电极分别电性连接多个电阻之间的节点。在本技术的一实施例中，电阻元件为线形，环绕终端区。在本技术的一实施例中，电阻元件配置在第一外延层中的沟槽中。在本技术的一实施例中，电阻元件为导电层，其配置于第一外延层上。导电层与第一外延层电性隔离。在本技术的一实施例中，电阻元件为位于第一外延层中的掺杂区，掺杂区的导电型与第一外延层的导电型不同。在本技术的一实施例中，第一外延层的掺杂浓度大于第二外延层的掺杂浓度。基于上述，本技术通过双重外延结构(doubleepitaxialstructure)来降低功率半导体元件的导通阻抗。另外，再将终端区中的至少两个沟槽电极的电位介于源极电位以及漏极电位之间，藉此减缓，甚至消除终端区中的沟槽电极的边缘处的电场扭曲现象，从而改善功率半导体元件的击穿电压。如此一来，本技术的功率半导体元件可在一定的元件尺寸下具有良好的元件特性。为让本技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明图1是根据本技术一实施例的一种功率半导体元件的上视示意图；图2是图1的线I-I’的剖面示意图；图3是图1的线II-II’的剖面示意图；图4是图1的线II-II’的剖面示意图；图5是图1的线I-I’的剖面示意图。具体实施方式参照本实施例的附图以更全面地阐述本技术。然而，本技术亦可以各种不同的形式体现，而不应限于本文中的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的标号表示相同或相似的元件，以下段落将不再一一赘述。图1是根据本技术一实施例的一种功率半导体元件的上视示意图。图2是图1的线I-I’的剖面示意图。在以下的实施例中，是以第一导电型为N型，第二导电型为P型为例来说明，但本技术并不以此为限。本领域技术人员应了解，第一导电型也可以为P型，而第二导电型为N型。请参照图1与图2，本技术一实施例的功率半导体元件1包括基底100，其定义有有源区AR与终端区TR。终端区TR环绕有源区AR，以防止电压击穿的现象发生。在本实施例中，基底100是具有第一导电型的半导体基底，例如N型掺杂的硅基底。如图2所示，外延层102配置在有源区AR与终端区TR的基底100上。在一实施例中，外延层102为具有第一导电型的外延层，例如是N型轻掺杂的外延层。外延层104配置在外延层102上。也就是说，外延层102(亦可称为第二外延层)配置在基底100与外延层104(亦可称为第一外延层)之间。在一实施例中，外延层104为具有第一导电型的外延层，例如是N型轻掺杂的外延层。外延层104的掺杂浓度大于外延层102的掺杂浓度，以形成双重外延结构。此双重外延结构可降低功率半导体元件1的导通阻抗。如图1所示，有源区AR具有多个有源沟槽10。多个有源沟槽10配置在有源区AR的外延层104中(未示出)。有源沟槽10包括条状沟槽10a与环状沟槽10b。条状沟槽10a沿第一方向D1延伸且沿第二方向D2排列。如图1所示，环状沟槽10b环绕条状沟槽10a，以将条状沟槽10a的端部连接在一起。在一实施例中，条状沟槽10a以等距离的方式排列，而互相分离。在一实施例中，条状沟槽10a的至少一端面实质上是对齐的。在替代实施例中，有源沟槽10亦可只包括条状沟槽10a，而不具有环状沟槽10b。第一方向D1与第二方向D2相交。在一实施例中，第一方向D1垂直于第二方向D2。虽然图1与图2未示出，但在一些实施例中，各有源沟槽10中具有导电层与包围导电层的绝缘层，以形成沟槽栅极结构。如图1所示，终端区TR具有三个终端沟槽20。终端区TR包括第一终端沟槽22、第二终端沟槽24以及第三终端沟槽26。第一终端沟槽22、第二终端沟槽24以及第三终端沟槽26彼此分离而不相连。第一终端沟槽22配置在终端区TR的外延层104中。第一终端沟槽22环绕有源区AR中的有源沟槽10，以形成封闭式的环形沟槽。如图1所示，第一终端沟槽22邻近有源区AR的有源沟槽10且与有源沟槽10彼此分离，而不相连。在本实施例中，有源沟槽10可用以当作元件沟槽(celltrench)以容纳沟槽栅极结构；而第一终端沟槽22、第二终端沟槽24以及第三终端沟槽26皆可用以容纳终端结构。虽然图1示出了三个终端沟槽20，但本技术不以此为限。在其他实施例中，终端区TR可仅包括两个终端沟槽20(例如第一终端沟槽22与第二终端沟槽24)。在替代实施例中，终端区TR亦可包括三个以上的终端沟槽20，例如是4个、5个或更多个终端沟槽20。如图2所示，第一终端沟槽22中具有第一电极122与绝缘层118，以形成终端结构。绝缘层118环绕第一电极122，以电性绝缘第一电极122与外延层104。在一实施例中，第一电极122的材料包括掺杂多晶硅。绝缘层118的材料包括氧化硅。如图1所示，第二终端沟槽24配置在终端区TR中且环绕第一终端沟槽22，以形成封闭式的环形沟槽。第三终端沟槽26配置在第一终端沟槽22与第二终端沟槽24之间，其亦形成封闭式的环形沟槽。如图2所示，第二终端沟槽24中具有第二电极124与绝缘层118，以形成终端结构。在一实施例中，绝缘层118环绕第二电极124，本文档来自技高网...

【技术保护点】
1.一种功率半导体元件，其特征在于，包括：基底，定义有有源区与终端区，所述终端区围绕所述有源区；第一外延层，配置在所述有源区与所述终端区的所述基底上；以及第二外延层，配置在所述基底与所述第一外延层之间；其中所述第二外延层中包括：第一终端沟槽，具有第一电极，其配置在所述终端区中且邻近所述有源区；以及第二终端沟槽，具有第二电极，配置在所述终端区中，其中所述第一电极的电位与所述第二电极的电位介于源极电位与漏极电位之间。

【技术特征摘要】
2018.04.18 TW 1072050291.一种功率半导体元件，其特征在于，包括：基底，定义有有源区与终端区，所述终端区围绕所述有源区；第一外延层，配置在所述有源区与所述终端区的所述基底上；以及第二外延层，配置在所述基底与所述第一外延层之间；其中所述第二外延层中包括：第一终端沟槽，具有第一电极，其配置在所述终端区中且邻近所述有源区；以及第二终端沟槽，具有第二电极，配置在所述终端区中，其中所述第一电极的电位与所述第二电极的电位介于源极电位与漏极电位之间。2.根据权利要求1所述的功率半导体元件，其特征在于，所述第一电极的所述电位介于所述第二电极的所述电位与所述源极电位之间。3.根据权利要求1所述的功率半导体元件，其特征在于，还包括第三终端沟槽，具有第三电极，配置在所述第一终端沟槽与所述第二终端沟槽之间，其中所述第三电极的电位介于所述第一电极的所述电位与所述第二电极的所述电位之间。4.根据权...

【专利技术属性】
技术研发人员：陈劲甫，
申请(专利权)人：力祥半导体股份有限公司，
类型：新型
国别省市：中国台湾,71