集成电路及其制备方法技术

本发明专利技术提供了一种集成电路及其制备方法。该集成电路包括顺序层叠设置的半导体衬底、逻辑器件、下金属互连层、中间介质层和上金属互连层，中间介质层中设置有MRAM和第一导体，下金属互连层和上金属互连层通过第一导体电连接，MRAM包括依次叠置在中间介质层中的第二导体、下电极、存储单元、上电极和第三导体，且下电极通过第二导体与下金属互连层电连接，第三导体和上金属互连层电连接。由于上述MRAM中的下电极通过第二导体与下金属互连层连接，不仅能够减小孔的电阻，还能够对下电极进行不同材料和工艺上的选择进行调整，从而使MRAM能够具有优异的存储性能，进而使集成有MRAM与逻辑器件的集成电路能够具有优异的性能。

Integrated circuit and its preparation method

The invention provides an integrated circuit and a preparation method thereof. The integrated circuit consists of a semiconductor substrate, a logic device, a lower metal interconnection layer, an intermediate layer and an upper metal interconnection layer arranged in sequence. The intermediate layer is provided with MRAM and a first conductor. The lower metal interconnection layer and the upper metal interconnection layer are electrically connected through the first conductor. The MRAM includes a successive superposition in the intermediate layer. The second conductor, the lower electrode, the storage unit, the upper electrode and the third conductor are electrically connected with the lower metal interconnection layer through the second conductor, and the third conductor and the upper metal interconnection layer are electrically connected. Because the lower electrode in the MRAM is connected with the lower metal interconnection layer through the second conductor, it can not only reduce the resistance of the hole, but also adjust the selection of different materials and processes for the lower electrode, so that the MRAM can have excellent storage performance, thus enabling integrated circuits with MRAM and logic devices to be equipped. It has excellent performance.

【技术实现步骤摘要】
集成电路及其制备方法
本专利技术涉及存储器
，具体而言，涉及一种集成电路及其制备方法。
技术介绍
磁性随机存储器(MRAM，MagneticRandomAccessMemory)是一种非挥发性的存储器，MRAM由于拥有静态随机存储器(SRAM)的高速读取写入能力，以及动态随机存储器(DRAM)的高集成度，而且能够无限次地重复写入，从而具有广泛的应用前景。MRAM不仅可以作为单独的存储器，还可以作为嵌入至集成电路的功能器件，在集成电路中和与其它逻辑器件之间协同作用。然而，由于MRAM工艺难度大，从而容易导致MRAM与逻辑器件的集成工艺难度加大，不仅容易导致具有MRAM与逻辑器件的集成电路性能较差，还导致了具有MRAM与逻辑器件的集成电路量产难度加大。
技术实现思路
本专利技术的主要目的在于提供一种集成电路及其制备方法，以解决现有技术中集成有MRAM与逻辑器件的集成电路性能较差的问题。为了实现上述目的，根据本专利技术的一个方面，提供了一种集成电路，包括顺序层叠设置的半导体衬底、逻辑器件、下金属互连层、中间介质层和上金属互连层，中间介质层中设置有MRAM和第一导体，下金属互连层和上金属互连层通过第一导体电连接，MRAM包括依次叠置在中间介质层中的第二导体、下电极、存储单元、上电极和第三导体，且下电极通过第二导体与下金属互连层电连接，第三导体和上金属互连层电连接。进一步地，上述第二导体具有与金属互连层接触的第一表面，优选第一表面为圆形，第一表面的直径为130～140nm，更优选第二导体的厚度为进一步地，上述第二导体的第二表面与下电极的第三表面接触设置，第三表面的面积大于第二表面的面积，优选第三表面为圆形，第三表面的直径为160～180nm，更优选下电极的厚度为进一步地，上述下电极的第三表面与存储单元的第四表面接触设置，第四表面的面积小于第三表面的面积，优选第四表面为圆形，第四表面的直径为40～60nm，更优选存储单元的厚度为进一步地，上述存储单元为磁隧道结，磁隧道结包括层叠设置的自由层、势垒层和固定层，优选势垒层为MgO层，优选自由层和固定层独立地选自由Co，Fe和B中任一种或多种组成的混合物。进一步地，上述存储单元的第四表面与上电极的第五表面接触设置，第五表面的面积大于第四表面的面积，优选第五表面为圆形，第五表面的直径为160～180nm，更优选上电极的厚度为进一步地，形成下电极和上电极的材料独立地选自TaN、W和Ta中的任一种或多种。进一步地，上述上电极的第五表面与第三导体的第六表面接触设置，第六表面的面积小于第五表面的面积，优选第六表面为圆形，第六表面的直径为90～110nm，更优选第三导体的厚度为进一步地，上述第一导体具有与下金属互连层接触的第七表面，优选第七表面为圆形，第七表面的直径为120～140nm，更优选第一导体的厚度为进一步地，上述集成电路还包括：保护层，设置在中间介质层中，且围绕第二导体设置于下金属互连层的远离半导体衬底的一侧，优选保护层为含碳氮化硅层；以及引线层，设置于上金属互连层的远离下金属互连层一侧，优选引线层为铝垫。根据本专利技术的另一方面，提供了一种上述的集成电路的制备方法，包括以下步骤：S1，提供设置有逻辑器件、下金属互连层的半导体衬底，逻辑器件和下金属互连层顺序层叠设置在半导体衬底上；S2，在下金属互连层的表面设置MRAM、第一导体和介电材料，形成设置有MRAM和第一导体的中间介质层，且第一导体通过下金属互连层与逻辑器件连接；S3，在中间介质层上设置上金属互连层。进一步地，步骤S2包括以下过程：S21，在下金属互连层的表面顺序层叠设置第二导体、下电极、存储单元和上电极；S22，在上电极的表面设置第三导体，并在下金属互连层的表面设置第一导体。进一步地，形成第二导体的步骤包括以下过程：在下金属互连层上沉积第一绝缘层，并在第一绝缘层中形成第一接触孔；在第一接触孔中填充第一金属，得到第二导体，第二导体远离下金属互连层的一侧表面与第一绝缘层远离下金属互连层的一侧表面构成第一平面，下电极设置在第一平面上。进一步地，形成存储单元的步骤包括以下过程：在下电极和第一平面的裸露表面上沉积第二绝缘层，得到第一基体；在第一基体中形成凹槽，作为定位标识，凹槽与下电极并列间隔设置，优选凹槽的深度为去除部分第二绝缘层，以使下电极远离下金属互连层的一侧表面与第二绝缘层远离下金属互连层的一侧表面构成第二平面；在第二平面对应下电极的位置上形成存储单元。进一步地，形成上电极的步骤包括以下过程：在存储单元与第二平面构成的表面沉积第三绝缘层，并去除部分第三绝缘层，以使存储单元远离下金属互连层的一侧表面与第三绝缘层远离下金属互连层的一侧表面构成第三平面；在第三平面上沉积上电极预备层，并在上电极预备层上沉积硬掩膜；刻蚀掉对应设置的部分硬掩膜和部分上电极预备层，得到包括上电极的第二基体，且上电极覆盖存储单元。进一步地，在步骤S21之前，制备方法还包括在下金属互连层表面设置保护层的步骤，此时过程S22包括：在第二基体的表面沉积第四绝缘层；在第四绝缘层中形成第二接触孔和第三接触孔，第二接触孔与硬掩膜连通，第三接触孔与保护层连通；刻蚀掉与第二接触孔对应的部分硬掩膜以及与第三接触孔对应的部分保护层，以使与第二接触孔对应的部分上电极具有第一裸露表面，使与第三接触孔对应的部分下金属互连层具有第二裸露表面；在第一裸露表面和第二裸露表面上设置第二金属，以对应形成第一导体和第三导体。应用本专利技术的技术方案，提供了一种包括顺序层叠设置的半导体衬底、逻辑器件、下金属互连层、中间介质层和上金属互连层的集成电路，该中间介质层中设置有MRAM和第一导体，且下金属互连层和上金属互连层通过第一导体电连接，MRAM包括依次叠置在中间介质层中的第二导体、下电极、存储单元、上电极和第三导体，由于上述MRAM中的下电极通过第二导体与下金属互连层连接，这一改进不仅能够减小孔的电阻，还能够对下电极进行不同材料和工艺上的选择进行调整，从而使MRAM能够具有优异的存储性能，进而使集成有MRAM与逻辑器件的集成电路能够具有优异的性能。除了上面所描述的目的、特征和优点之外，本专利技术还有其它的目的、特征和优点。下面将参照图，对本专利技术作进一步详细的说明。附图说明构成本专利技术的一部分的说明书附图用来提供对本专利技术的进一步理解，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：图1示出了本专利技术实施方式所提供的集成电路的剖面结构示意图；图2示出了在本申请实施方式所提供的集成电路的制备方法中，在下金属互连层的表面沉积第一绝缘层后基体的剖面结构示意图；图3示出了在图2所示的基体中形成第二导体后基体的剖面结构示意图；图4示出了在图3所示的基体中形成下电极后基体的剖面结构示意图；图5示出了在图4所示的基体中的第一平面与下电极构成的表面上沉积第二绝缘层后基体的剖面结构示意图；图6示出了在图5所示的基体中形成定位标识后基体的剖面结构示意图；图7示出了在图6所示的基体中去除下电极表面的部分第二绝缘层后基体的剖面结构示意图；图8示出了在图7所示的基体中形成存储单元后基体的剖面结构示意图；图9示出了在图8所示的基体中的存储单元与第二平面构成的表面沉积第三绝缘层，并去除部分第三绝本文档来自技高网...

【技术保护点】
1.一种集成电路，包括顺序层叠设置的半导体衬底、逻辑器件、下金属互连层(10)、中间介质层和上金属互连层(50)，所述中间介质层中设置有MRAM(30)和第一导体(40)，所述下金属互连层(10)和所述上金属互连层(50)通过所述第一导体(40)电连接，其特征在于，所述MRAM(30)包括依次叠置在所述中间介质层中的第二导体(310)、下电极(320)、存储单元(330)、上电极(340)和第三导体(350)，且所述下电极(320)通过所述第二导体(310)与所述下金属互连层(10)电连接，所述第三导体(350)和所述上金属互连层(50)电连接。

【技术特征摘要】
1.一种集成电路，包括顺序层叠设置的半导体衬底、逻辑器件、下金属互连层(10)、中间介质层和上金属互连层(50)，所述中间介质层中设置有MRAM(30)和第一导体(40)，所述下金属互连层(10)和所述上金属互连层(50)通过所述第一导体(40)电连接，其特征在于，所述MRAM(30)包括依次叠置在所述中间介质层中的第二导体(310)、下电极(320)、存储单元(330)、上电极(340)和第三导体(350)，且所述下电极(320)通过所述第二导体(310)与所述下金属互连层(10)电连接，所述第三导体(350)和所述上金属互连层(50)电连接。2.根据权利要求1所述的集成电路，其特征在于，所述第二导体(310)具有与所述金属互连层接触的第一表面，优选所述第一表面为圆形，所述第一表面的直径为130～140nm，更优选所述第二导体(310)的厚度为3.根据权利要求1所述的集成电路，其特征在于，所述第二导体(310)的第二表面与所述下电极(320)的第三表面接触设置，所述第三表面的面积大于所述第二表面的面积，优选所述第三表面为圆形，所述第三表面的直径为160～180nm，更优选所述下电极(320)的厚度为4.根据权利要求1所述的集成电路，其特征在于，所述下电极(320)的第三表面与所述存储单元(330)的第四表面接触设置，所述第四表面的面积小于所述第三表面的面积，优选所述第四表面为圆形，所述第四表面的直径为40～60nm，更优选所述存储单元(330)的厚度为5.根据权利要求1所述的集成电路，其特征在于，所述存储单元(330)为磁隧道结，所述磁隧道结包括层叠设置的自由层、势垒层和固定层，优选所述势垒层为MgO层，优选所述自由层和所述固定层独立地选自由Co，Fe和B中任一种或多种组成的混合物。6.根据权利要求1所述的集成电路，其特征在于，所述存储单元(330)的第四表面与所述上电极(340)的第五表面接触设置，所述第五表面的面积大于所述第四表面的面积，优选所述第五表面为圆形，所述第五表面的直径为160～180nm，更优选所述上电极(340)的厚度为7.根据权利要求1所述的集成电路，其特征在于，形成所述下电极(320)和所述上电极(340)的材料独立地选自TaN、W和Ta中的任一种或多种。8.根据权利要求1所述的集成电路，其特征在于，所述上电极(340)的第五表面与所述第三导体(350)的第六表面接触设置，所述第六表面的面积小于所述第五表面的面积，优选所述第六表面为圆形，所述第六表面的直径为90～110nm，更优选所述第三导体(350)的厚度为9.根据权利要求1所述的集成电路，其特征在于，所述第一导体(40)具有与所述下金属互连层(10)接触的第七表面，优选所述第七表面为圆形，所述第七表面的直径为120～140nm，更优选所述第一导体(40)的厚度为10.根据权利要求1至9中任一项所述的集成电路，其特征在于，所述集成电路还包括：保护层(20)，设置在所述中间介质层中，且围绕所述第二导体(310)设置于所述下金属互连层(10)的远离所述半导体衬底的一侧，优选所述保护层(20)为含碳氮化硅层；以及引线层(60)，设置于所述上金属互连层(50)的远离所述下金属互连层(10)一侧，优选所述引线层(60)为铝垫。11.一种权利要求1至10中任一项所述的集成电路的制备方法，其特征在于，包括以下步骤：S1，提供设置有逻辑器件、下金属互连层(10)的半导体衬底，所述逻辑器件和所述下金属互连层(10)顺...

【专利技术属性】
技术研发人员：刘少鹏，陆宇，
申请(专利权)人：中电海康集团有限公司，
类型：发明
国别省市：浙江,33