一种具有载流子存储区的沟槽栅器件结构及其制造方法技术

本发明专利技术公开了一种具有载流子存储区的沟槽栅器件结构及其制造方法，该沟槽栅器件结构，包括半导体衬底或外延层，所述半导体衬底或外延层表面向下延伸设置有一组沟槽栅，所述沟槽栅的外侧设置有第一掺杂区域，第一掺杂区域内掺杂形成与半导体衬底或外延层具有相同导电类型且呈横向与纵向梯度分布、具有载流子存储作用的第一类掺杂半导体，该结构有利于更多载流子在此处存储，从而可以降低导通电阻与饱和压降。还公开了该沟槽栅器件结构的制造方法，该方法能够改善现有方法加工难度大及造价高的问题。可广泛应用于功率器件的生产加工领域。

【技术实现步骤摘要】
一种具有载流子存储区的沟槽栅器件结构及其制造方法
本专利技术涉及功率器件领域，尤其涉及一种具有载流子存储区的沟槽栅器件结构及其制造方法。
技术介绍
为了缩小功率器件的尺寸，改善功率器件的性能，沟槽栅结构被引入到功率器件中。如沟槽栅金属氧化物半导体场效应晶体管(TrenchMOSFET)、沟槽型绝缘栅双极晶体管(TrenchIGBT)、沟槽栅MOS控制晶闸管(TrenchMCT)等类似器件。沟槽栅技术引入器件，与平面栅器件比较，由于消除了颈区电阻，同时大幅度缩小了器件由栅和两栅之间区域构成的元胞的尺寸，提高了器件的电流密度，因而可以获得更低的导通电阻和饱和压降。但是，元胞尺寸的缩小增大了器件沟道的密度，过高的沟道密度会带来更大的短路电流，更窄的器件短路安全工作区，同时也会增大器件的关断损耗，因此在设计时可适当增大元胞尺寸降低元胞密度。另一方面，对于如传统的N沟道沟槽栅IGBT器件，载流子浓度在衬底或外延层漂移区(对应本专利所述衬底或外延层100)内从集电极到发射极一侧靠近P-阱区(对应本专利技术专利所述第二掺杂区112)的边界快速降低到零，这增大了器件的导通电阻和饱和压降。为此，在邻近P-阱区下的漂移区内引入具有载流子存储效应的掺杂浓度更高的N型层，可提升P-阱区附近漂移区内载流子的浓度，在元胞密度降低时获得更低的导通电阻和饱和压降。已公开的带有载流子存储区的沟槽栅器件有：在P-阱区下漂移区引入一层具有载流子存储效果的N型层的沟槽栅器件结构(NAKAMURAH,NAKAMURAK,KUSUNOKIS,etal.,WideCellPitch1200VNPTCSTBTswithShortCircuitRuggedness[C].ISPSD2001)；在P-阱区下方引入第一层N型埋层，在沟槽底部引入第二层N型埋层，在第一N型埋层的下方引入介质埋层的沟槽栅器件结构(CN102969350A)；通过高温扩散在P-阱区下形成一层N+残留层的沟槽栅器件结构(CN103219371A)；还有的做法是用P型掺杂的基板通过硅-硅键合到在N-型硅衬底表面掺杂有N型层的衬底上，从而在P-阱区下形成带N型层的沟槽栅器件(CN105140121A)。另外，也有直接在沟槽底部掺杂形成一层N+层的沟槽栅器件结构(CN102013438A)。
技术实现思路
本专利技术的目的之一是提供一种具有载流子存储区的沟槽栅器件结构，解决现有器件对应本专利所述衬底或外延层的漂移区靠近对应本专利所述第二掺杂区的P-区处载流子浓度低的问题，尤其是在相邻沟槽间距较大的低密度元胞情况下导通电阻和饱和压降偏高的问题。同时，可获得器件不同参数的更优性能。本专利技术的另一目的是提供一种具有载流子存储区的沟槽栅器件结构制造方法，在实现本专利技术所述的器件结构的同时，改善现有方法加工难度大及造价高的问题。本专利技术解决其技术问题所采用的技术方案是：一种具有载流子存储区的沟槽栅器件结构，包括半导体衬底或外延层，所述半导体衬底或外延层表面向下延伸设置有一组沟槽栅，所述沟槽栅包括上部沟槽和位于上部沟槽下方的下部沟槽，所述沟槽栅的内侧壁和半导体衬底或外延层表面设置有栅电极绝缘层，所述沟槽栅位于栅电极绝缘层内填充有栅电极；所述沟槽栅的外侧还设置有第一掺杂区域，所述第一掺杂区域从上部沟槽底部的外侧向侧向和下方延伸，第一掺杂区域内掺杂形成与半导体衬底或外延层具有相同导电类型且具有载流子存储作用的第一类掺杂半导体，所述第一类掺杂半导体的掺杂浓度从沟槽栅侧壁往远离沟槽侧壁方向依次递减呈横向和纵向梯度分布；所述第一掺杂区域的上方设置有第二掺杂区域，第二掺杂区域内掺杂形成与半导体衬底或外延层具有相反导电类型的第二类掺杂半导体；所述第二掺杂区域的上方位于沟槽栅的两侧设置有第三掺杂区域，相邻两沟槽栅外侧的第三掺杂区域间设置有第四掺杂区域，所述第三掺杂区域内掺杂形成比第二掺杂区域内的第二类掺杂半导体浓度高的第一类掺杂半导体，所述第四掺杂区域内掺杂形成比第二掺杂区域内的第二类掺杂半导体浓度高的第二类掺杂半导体。进一步的，所述下部沟槽的下方设置有第五掺杂区域，所述第五掺杂区域内掺杂形成与半导体衬底或外延层具有相同导电类型且具有载流子存储作用的第一类掺杂半导体，所述第一类掺杂半导体的掺杂浓度从沟槽底部往远离沟槽底部方向依次递减呈横向和纵向梯度分布。进一步的，相邻两所述沟槽栅外侧的第一掺杂区域相互分离或相互连接或相互重叠。进一步的，所述沟槽栅外侧的第一掺杂区域与第五掺杂区域相互分离或相互连接或相互重叠。作为另一种方案，所述下部沟槽的下方设置有第六掺杂区域，所述第六掺杂区域内掺杂形成与半导体衬底或外延层具有相反导电类型的第二类掺杂半导体，所述第二类掺杂半导体的掺杂浓度从沟槽底部往远离沟槽底部方向依次递减呈横向和纵向梯度分布。一种具有载流子存储区的沟槽栅器件结构的制造方法，包括以下步骤：1)在半导体衬底或外延层的表面，依次设置第一种半导体绝缘层，第二种半导体绝缘层和第三种半导体绝缘层；2)用所述第一种半导体绝缘层，第二种半导体绝缘层和第三种半导体绝缘层作为掩膜，用干法刻蚀工艺在半导体衬底或外延层表面向下加工出上部沟槽；3)往上部沟槽的底部半导体衬底或外延层中掺杂，通过热处理将掺杂杂质向沟槽下部和外侧扩散形成第一掺杂区域，所述掺杂杂质为与半导体衬底或外延层具有相同导电类型的第一类掺杂半导体；4)在上部沟槽的内侧壁上生成第一种半导体绝缘层，通过选择性刻蚀去除上部沟槽底部的第一种半导体绝缘层；用所述第一种半导体绝缘层，第二种半导体绝缘层和第三种半导体绝缘层作为掩膜，用各向异性的干法刻蚀工艺在上部沟槽的下方加工出下部沟槽；在加工出下部沟槽时，去除了上部沟槽底部下侧的第一掺杂区域的一部分；5)腐蚀去除第一种半导体绝缘层，第二种半导体绝缘层和第三种半导体绝缘层；6)在上部沟槽和下部沟槽的内侧壁生长栅电极绝缘层，之后在所述栅电极绝缘层中填充栅电极，再通过刻蚀工艺去除半导体衬底或外延层表面的栅电极，从而形成沟槽栅；7)在所述第一掺杂区域的上方进行第二类掺杂半导体杂质的掺杂和热处理，形成与半导体衬底或外延层具有相反导电类型的第二类掺杂半导体区域；在所述第二掺杂区域的上方位于沟槽栅的两侧进行第一类掺杂半导体杂质的掺杂和热处理，形成比第二掺杂区域内的第二类掺杂半导体浓度更高的第一类掺杂半导体区域；在相邻两沟槽栅外侧的第三掺杂区域之间进行第二类掺杂半导体杂质的掺杂和热处理，形成比第二掺杂区域内的第二类掺杂半导体浓度更高的第二类掺杂半导体区域。进一步的，所述步骤4)之后，还往下部沟槽的底部半导体衬底或外延层中掺杂，通过热处理将掺杂杂质向沟槽下部和外侧扩散形成第五掺杂区域，所述掺杂杂质为与半导体衬底或外延层具有相同导电类型的第一类掺杂半导体；优选的，所述步骤4)之后，还往下部沟槽的底部半导体衬底或外延层中掺杂，通过热处理将掺杂杂质向沟槽下部和外侧扩散形成第六掺杂区域，所述掺杂杂质为与半导体衬底或外延层具有相反导电类型的第二类掺杂半导体。本专利技术的有益效果：已公开的带有载流子存储区的沟槽栅器件，其在相邻的两个沟槽栅之间的载流子存储区，未有梯度分布的陈述，以本专业的常识理解，要么是通过离子注入从器件表面掺杂并进行热处理后形成，要么是直接从器件表面通过热扩本文档来自技高网...

【技术保护点】
1.一种具有载流子存储区的沟槽栅器件结构，包括半导体衬底或外延层(100)，所述半导体衬底或外延层(100)表面向下延伸设置有一组沟槽栅(10)，其特征在于：所述沟槽栅(10)包括上部沟槽(104)和位于上部沟槽(104)下方的下部沟槽(108)，所述沟槽栅(10)的内侧壁和半导体衬底或外延层(100)表面设置有栅电极绝缘层(110)，所述沟槽栅(10)位于栅电极绝缘层(110)内填充有栅电极(111)；所述沟槽栅(10)的外侧还设置有第一掺杂区域(105)，所述第一掺杂区域(105)从上部沟槽(104)底部的外侧向侧向和下方延伸，第一掺杂区域(105)内掺杂形成与半导体衬底或外延层(100)具有相同导电类型且具有载流子存储作用的第一类掺杂半导体，所述第一类掺杂半导体的掺杂浓度从沟槽栅侧壁往远离沟槽侧壁方向依次递减呈横向和纵向梯度分布；所述第一掺杂区域(105)的上方设置有第二掺杂区域(112)，第二掺杂区域(112)内掺杂形成与半导体衬底或外延层(100)具有相反导电类型的第二类掺杂半导体；所述第二掺杂区域(112)的上方位于沟槽栅(10)的两侧设置有第三掺杂区域(113)，相邻两沟槽栅(10)外侧的第三掺杂区域(113)间设置有第四掺杂区域(114)，所述第三掺杂区域(113)内掺杂形成比第二掺杂区域(112)内的第二类掺杂半导体浓度高的第一类掺杂半导体，所述第四掺杂区域(114)内掺杂形成比第二掺杂区域(112)内的第二类掺杂半导体浓度高的第二类掺杂半导体。...

【技术特征摘要】
1.一种具有载流子存储区的沟槽栅器件结构，包括半导体衬底或外延层(100)，所述半导体衬底或外延层(100)表面向下延伸设置有一组沟槽栅(10)，其特征在于：所述沟槽栅(10)包括上部沟槽(104)和位于上部沟槽(104)下方的下部沟槽(108)，所述沟槽栅(10)的内侧壁和半导体衬底或外延层(100)表面设置有栅电极绝缘层(110)，所述沟槽栅(10)位于栅电极绝缘层(110)内填充有栅电极(111)；所述沟槽栅(10)的外侧还设置有第一掺杂区域(105)，所述第一掺杂区域(105)从上部沟槽(104)底部的外侧向侧向和下方延伸，第一掺杂区域(105)内掺杂形成与半导体衬底或外延层(100)具有相同导电类型且具有载流子存储作用的第一类掺杂半导体，所述第一类掺杂半导体的掺杂浓度从沟槽栅侧壁往远离沟槽侧壁方向依次递减呈横向和纵向梯度分布；所述第一掺杂区域(105)的上方设置有第二掺杂区域(112)，第二掺杂区域(112)内掺杂形成与半导体衬底或外延层(100)具有相反导电类型的第二类掺杂半导体；所述第二掺杂区域(112)的上方位于沟槽栅(10)的两侧设置有第三掺杂区域(113)，相邻两沟槽栅(10)外侧的第三掺杂区域(113)间设置有第四掺杂区域(114)，所述第三掺杂区域(113)内掺杂形成比第二掺杂区域(112)内的第二类掺杂半导体浓度高的第一类掺杂半导体，所述第四掺杂区域(114)内掺杂形成比第二掺杂区域(112)内的第二类掺杂半导体浓度高的第二类掺杂半导体。2.如权利要求1所述的具有载流子存储区的沟槽栅器件结构，其特征在于：所述下部沟槽(108)的下方设置有第五掺杂区域(109)，所述第五掺杂区域(109)内掺杂形成与半导体衬底或外延层(100)具有相同导电类型且具有载流子存储作用的第一类掺杂半导体，所述第一类掺杂半导体的掺杂浓度从沟槽底部往远离沟槽底部方向依次递减呈横向和纵向梯度分布。3.如权利要求1所述的具有载流子存储区的沟槽栅器件结构，其特征在于：相邻两所述沟槽栅(10)外侧的第一掺杂区域(105)相互分离或相互连接或相互重叠。4.如权利要求2所述的具有载流子存储区的沟槽栅器件结构，其特征在于：所述沟槽栅(10)外侧的第一掺杂区域(105)与第五掺杂区域(109)相互分离或相互连接或相互重叠。5.如权利要求1所述的具有载流子存储区的沟槽栅器件结构，其特征在于：所述下部沟槽(108)的下方设置有第六掺杂区域(115)，所述第六掺杂区域(115)内掺杂形成与半导体衬底或外延层(100)具有相反导电类型的第二类掺杂半导体，所述第二类掺杂半导体的掺杂浓度从沟槽底部往远离沟槽底部方向依次递减呈横向和纵向梯度分布。6.一种具有载流子存储区的沟槽栅器件结构的制造方法，其特征在于：包括以下步骤：1)在半导体衬底或外延层(100)的表面，依次设置第...

【专利技术属性】
技术研发人员：饶祖刚，王民安，项建辉，郑科峰，
申请(专利权)人：安徽省祁门县黄山电器有限责任公司，
类型：发明
国别省市：安徽,34