用于制造半导体装置的方法制造方法及图纸

一种宽带隙半导体装置被提供，其包括在第一主侧（20）和第二主侧（22）之间的（n‑）掺杂漂移层。在第一主侧（20）上，n掺杂源区（3、3'）被布置，其被具有沟道层深度（40）的p掺杂沟道层（4、4’）横向包围。具有与沟道层深度（40）至少同样大的阱层深度（50）的P+掺杂阱层（5、5’）被布置在源区（3、3’）的底部处。p++掺杂插塞6从与源层深度（30）至少同样深并且与阱层深度（50）相比没那么深的深度延伸到与阱层深度（50）至少同样深的插塞深度（60），并且具有比阱层（5、5’）更高的掺杂浓度，所述插塞被布置在源区（3、3'）与阱层（5、5’）之间。在第一主侧（20）上，欧姆接触作为第一主电极（20）接触源区（3、3'）、阱层（5、5’）以及插塞（6）。

【技术实现步骤摘要】
【国外来华专利技术】用于制造半导体装置的方法
本专利技术涉及功率电子器件领域，以及更具体来说涉及用于制造半导体装置的方法。
技术介绍
在图21中，示出如从US7074643B2已知的现有技术MOSFET100。现有技术MOSFET100由n+碳化硅（SiC）衬底80来制成，并且在第一主侧20与第二主侧22之间包括n-掺杂漂移层2。在第一主侧20上，布置两个n++掺杂源区3、3’，其各自在横向方向上（即，在与第一主侧20平行的方向上）通过p掺杂沟道层4、4’以及在与第一主侧20相反的侧上通过p+阱层5、5’（其比沟道层4、4’更高地掺杂）与漂移层2分隔。在由沟道层4、4’和阱层5、5’所包围的这样的两个源区3、3’之间，布置p++掺杂接触层65，其横向延伸到源区。由于其高掺杂浓度，p++掺杂接触层提供到第一主电极9（源电极）的良好欧姆接触。接触层65是浅层，其空间地（即，在深度方向上，该方向与第一主侧20垂直）延伸到接触层深度67（其与阱层5、5’相比没那么深），但是电气地且机械地接触阱层5、5’，以便将阱层5、5’连接到源电极9。接触层65与源区3和3’、沟道层4和4’重叠，使得接触层65是与第一主电极9相接触的唯一p掺杂层。类似的现有技术装置从US2010/200931A1已知，所述文献示出在SiCMOSFET中具有p阱结构以及p+插塞。在n源区、阱层和插塞之间存在三重点，使得插塞与n源区不重叠，并且再次，插塞是与第一主电极接触的唯一p掺杂层。US2012/205670A1公开了SiCMISFET，其具有布置在比源区更大深度中但是嵌入在p沟道层中的高p掺杂插塞。再次，发射极电极仅接触源区和高掺杂插塞。
技术实现思路
本专利技术的一个目的是提供一种用于制造具有改进电气性质的功率半导体装置的方法，包括下列制造步骤：(a)提供宽带隙衬底，其具有在半导体装置中形成漂移层的第一导电类型的低掺杂层，衬底具有第一侧以及与第一侧相反的第二侧，其中低掺杂层布置在第一侧上，（b）然后在第一侧上创建一直到源区深度的第一导电类型的源区、与第一导电类型不同的第二导电类型的至少一个沟道层以及第二导电类型的阱层，所述源区具有比漂移层更高的掺杂浓度，与第一导电类型不同的第二导电类型的所述至少一个沟道层具有沟道层深度，并且在横向方向上包围源区，方向与第一侧平行，由此将源区与漂移层在横向方向上分隔，所述第二导电类型的阱层具有与沟道层深度至少同样大的阱层深度，并且具有比至少一个沟道层更高的掺杂浓度，其中阱层将源区与阱层的与第一侧相反的侧上的漂移层分隔，（c）在步骤（b）之后，在第一侧上施加连续掩模层，然后通过连续掩模层去除材料，由此形成插塞掩模，所述插塞掩模具有在所述阱层和源区的中央区域中到与源层深度至少同样深并且与阱层深度相比没那么深的深度的插塞掩模开口，由此将所述源区分成两个源区，在第一侧上施加第二导电类型的掺杂剂，使得在插塞掩模开口中创建第二导电类型的插塞，插塞延伸到与阱层深度至少同样深的插塞深度，并且具有比阱层更高的掺杂浓度，其中通过插塞的创建，将阱层分成两个阱层，（d）在步骤（c）之后，在第一侧上创建两个栅极电极，其中的每个通过绝缘层与任何掺杂层分隔，（e）在步骤（c）之后，在第一侧上创建作为欧姆接触的第一主电极，其接触源区、阱层和插塞。在步骤（b）中，首先可以施加具有开口的第一掩模以用于沟道层的创建。然后施加第二导电类型的第一掺杂剂以用于沟道层一直到沟道层深度的创建。然后在第一掩模的横向侧上施加另外层，通过所述另外层，开口被缩窄，由此形成第二掩模。然后施加第一导电类型的第二掺杂剂以用于源区一直到源区深度的创建。然后施加第二导电类型的第三掺杂剂以用于至少一个阱层一直到阱层深度的创建。在备选实施例中，在步骤（b）中，可以在第一侧上施加具有开口的第三掩模以用于源区的创建，所述第三掩模包括第一掩模层以及在第一掩模层上的第二掩模层，其中第一掩模层具有比第二掩模层更高的蚀刻选择性。然后施加第一导电类型的第二掺杂剂以用于源区一直到源区深度的创建。第三掩模也可称为源区掩模。然后施加第二导电类型的第三掺杂剂以用于阱层一直到阱层深度的创建。此后，在第一侧上执行蚀刻步骤，通过所述蚀刻，与第二掩模层相比，第一掩模层在开口处更进一步地被去除。然后去除第二掩模层，其中剩余的第一掩模层形成第四掩模。第四掩模也可称为沟道层掩模。然后施加第二导电类型的第一掺杂剂以用于两个沟道层一直到沟道层深度的创建。这类制造方法的优点在于，两个第一有面层（即，源区和阱层）能够通过相同的掩模来制造。此外，因为使得用于将第一有面层彼此对齐的任何特殊对齐过程冗余化，源区和阱层可通过与用于形成沟道层的掩模自对齐的掩模来制造或正好相反，即，沟道层可通过与用于形成源区和阱层的掩模自对齐的掩模来制造，使得所有第一有面层通过相同的掩模或自对齐的掩模来制造，从而导致这些层的定位的高精度以及简化制造方法。连同自对齐层的形成，方法允许在单独的注入/沉积步骤中形成沟道层和阱层，其两者都具有相同的导电类型，使得相同的导电类型的这些层的掺杂浓度能够单独地被优化，并且赋予更多的设计自由度。MOS（金属氧化物半导体）单元通过前面的区域来形成。深度高掺杂插塞改进与阱层的接触。其深度与阱层的深度至少同样大，以保护MOS单元的沟道层免受电场的尖峰，其在MOS单元的中心下面（即插塞的位置之下）是最高的。这避免非期望寄生动作（在MOSFET的情况下的寄生晶体管以及在IGBT的情况下的寄生晶闸管），以及它减少短沟道效应（参见图26）。在这个图26中示出的是对于300nm宽沟道（作为源区与漂移层之间的沟道层的扩展），泄漏电流对于比雪崩击穿电压更小的正向阻断电压突然升高，从而引起装置的过早击穿。对于具有相同沟道宽度的专利技术MOSFET，击穿能够偏移到更高的正向阻断电压。另外，栅极绝缘体中的电场的强度通过插塞而被降低，其中该效果对更深插塞更为显著。图22至图25示出经过装置的MOS单元的不同平面的电场。在图22至图25中，插塞深度相对于p阱层的深度来给出。“现有技术”意味着插塞与p阱层相比没那么深。“D1”意味着插塞和p阱层具有相同深度。“D2”应意味着插塞深度是阱层深度的1.5倍，以及“D3”意味着插塞深度是阱层深度的二倍。图22示出在两个MOS单元之间从第一到第二主侧的电场（沿图2中的线条A--A所截取）。图23是来自图22的在栅极电极7的第一绝缘层72与漂移层2之间的界面处（图22的虚线区域）的细节。从这个图显而易见的是，电场在宽带隙材料中以及在栅极电极的绝缘层（例如栅氧化物）中降低。图24示出与第一主侧平行的平面（沿图2中的线条B--B所截取）中的电场；示出沟道层的非耗尽区47中和沟道层的耗尽区48中的电场。图25示出沿图2中的线条C--C的电场，该平面位于与线条A--A平行并且经过沟道层。对于全部平面，电场的巨大降低是显而易见的，这个效果因现有技术装置中具有插塞深度（其与阱层深度相比更小）的插塞而甚至更大。由于插塞的高掺杂浓度，建立与第一主电极的良好欧姆接触。由于插塞被创建在其中仅存在低掺杂n-漂移层的掺杂剂和阱层的p+掺杂剂的区域中，所以不存在对于p++掺杂剂的过度补偿的需求，并且完全p++掺杂剂有助于有效掺杂（具有对过度补偿n-本文档来自技高网...

【技术保护点】
1.一种制造半导体装置的方法，包括下列制造步骤：(a) 提供宽带隙衬底产品（10），其具有在所述半导体装置中形成漂移层（2）的第一导电类型的低掺杂层，所述衬底产品（10）具有第一侧（12）以及与所述第一侧（12）相反的第二侧（14），其中所述低掺杂层布置在所述第一侧（12）上，(b) 然后在所述第一侧（12）上创建一直到源区深度（30）的所述第一导电类型的源区（3）、与所述第一导电类型不同的第二导电类型的至少一个沟道层（4、4’）以及所述第二导电类型的阱层（5），所述第一导电类型的源区（3）具有比所述漂移层（2）更高的掺杂浓度，与所述第一导电类型不同的第二导电类型的所述至少一个沟道层（4、4’）具有沟道层深度（40），并且在横向方向上包围所述源区（3），所述方向与所述第一侧（12）平行，由此将所述源区（3）与所述漂移层（2）在横向方向上分隔，所述第二导电类型的阱层（5）具有与所述沟道层深度（40）至少同样大的阱层深度（50），并且具有比所述至少一个沟道层（4、4’）更高的掺杂浓度，其中所述阱层（5）将所述源区（3）与所述阱层的与所述第一侧（12）相反的侧上的所述漂移层（2）分隔，(c) 在步骤（b）之后，在所述第一侧（12）上施加连续掩模层，然后通过所述连续掩模层去除材料，由此形成插塞掩模，所述插塞掩模具有在所述阱层（5）和源区（3）的中央区域中的到与所述源层深度（30）至少同样深并且与所述阱层深度（50）相比没那么深的深度的插塞掩模开口，由此将所述源区（3）分为两个源区（3、3’），将所述第二导电类型的掺杂剂施加到所述第一侧（12）上，使得在所述插塞掩模开口中创建所述第二导电类型的插塞（6），所述插塞（6）延伸到与所述阱层深度（50）至少同样深的插塞深度（60），并且具有比所述阱层（5、5’）更高的掺杂浓度，由此通过所述插塞（6）的创建，将所述阱层（5）分为两个阱层（5、5’），(d) 在步骤（c）之后，在所述第一侧（12）上创建两个栅极电极（7），其中的每个通过绝缘层与任何掺杂层分隔，(e) 在步骤（c）之后，在所述第一侧（12）上创建作为欧姆接触的第一主电极（9），其接触所述源区（3、3’）、所述阱层（5、5’）和所述插塞（6），其特征在于在步骤（b）中，首先施加具有开口的第一掩模（42）以用于沟道层（4）的创建，然后施加所述第二导电类型的第一掺杂剂（41）以用于所述沟道层（4）一直到所述沟道层深度（40）的创建，然后在所述第一掩模（42）的横向侧上施加另外层，通过所述另外层，所述开口被缩窄，由此形成第二掩模（32），然后施加所述第一导电类型的第二掺杂剂（31）以用于所述源区（3）一直到所述源区深度（30）的创建，然后施加所述第二导电类型的第三掺杂剂（51）以用于所述至少一个阱层（5、5’）一直到所述阱层深度（50）的创建。...

【技术特征摘要】
【国外来华专利技术】2015.12.02 EP 15197559.61.一种制造半导体装置的方法，包括下列制造步骤：(a)提供宽带隙衬底产品（10），其具有在所述半导体装置中形成漂移层（2）的第一导电类型的低掺杂层，所述衬底产品（10）具有第一侧（12）以及与所述第一侧（12）相反的第二侧（14），其中所述低掺杂层布置在所述第一侧（12）上，(b)然后在所述第一侧（12）上创建一直到源区深度（30）的所述第一导电类型的源区（3）、与所述第一导电类型不同的第二导电类型的至少一个沟道层（4、4’）以及所述第二导电类型的阱层（5），所述第一导电类型的源区（3）具有比所述漂移层（2）更高的掺杂浓度，与所述第一导电类型不同的第二导电类型的所述至少一个沟道层（4、4’）具有沟道层深度（40），并且在横向方向上包围所述源区（3），所述方向与所述第一侧（12）平行，由此将所述源区（3）与所述漂移层（2）在横向方向上分隔，所述第二导电类型的阱层（5）具有与所述沟道层深度（40）至少同样大的阱层深度（50），并且具有比所述至少一个沟道层（4、4’）更高的掺杂浓度，其中所述阱层（5）将所述源区（3）与所述阱层的与所述第一侧（12）相反的侧上的所述漂移层（2）分隔，(c)在步骤（b）之后，在所述第一侧（12）上施加连续掩模层，然后通过所述连续掩模层去除材料，由此形成插塞掩模，所述插塞掩模具有在所述阱层（5）和源区（3）的中央区域中的到与所述源层深度（30）至少同样深并且与所述阱层深度（50）相比没那么深的深度的插塞掩模开口，由此将所述源区（3）分为两个源区（3、3’），将所述第二导电类型的掺杂剂施加到所述第一侧（12）上，使得在所述插塞掩模开口中创建所述第二导电类型的插塞（6），所述插塞（6）延伸到与所述阱层深度（50）至少同样深的插塞深度（60），并且具有比所述阱层（5、5’）更高的掺杂浓度，由此通过所述插塞（6）的创建，将所述阱层（5）分为两个阱层（5、5’），(d)在步骤（c）之后，在所述第一侧（12）上创建两个栅极电极（7），其中的每个通过绝缘层与任何掺杂层分隔，(e)在步骤（c）之后，在所述第一侧（12）上创建作为欧姆接触的第一主电极（9），其接触所述源区（3、3’）、所述阱层（5、5’）和所述插塞（6），其特征在于在步骤（b）中，首先施加具有开口的第一掩模（42）以用于沟道层（4）的创建，然后施加所述第二导电类型的第一掺杂剂（41）以用于所述沟道层（4）一直到所述沟道层深度（40）的创建，然后在所述第一掩模（42）的横向侧上施加另外层，通过所述另外层，所述开口被缩窄，由此形成第二掩模（32），然后施加所述第一导电类型的第二掺杂剂（31）以用于所述源区（3）一直到所述源区深度（30）的创建，然后施加所述第二导电类型的第三掺杂剂（51）以用于所述至少一个阱层（5、5’）一直到所述阱层深度（50）的创建。2.如权利要求1至11中任一项所述的制造所述半导体装置的方法，其特征在于在步骤（b）中，为了形成所述第一掩模（42），形成包括多晶硅层（44）的层的连续叠层，从层的所述叠层去除材料，使得形成具有开口的所述第一掩模（42）以用于沟道层（4）的创建，以及为了形成所述第二掩模（32），形成另外氧化物层（45），其在所述开口处的顶部侧和横向侧处覆盖所述多晶硅层（44），使得形成具有所缩窄的开口的所述第二掩模。3.如权利要求1至11中的任一项所述的制造所述半导体装置的方法，其特征在于在步骤（b）中，为了形成所述第一掩模（42），形成包括多晶硅层（44）的层的连续叠层，从层的所述叠层去除材料，使得形成具有开口的所述第一掩模（42）以用于沟道层（4）的创建，以及为了形成所述第二掩模（32），施加作为连续层的顶部掩模层（49），在没有保护掩模的情况下执行蚀刻步骤，通过所述步骤去除所述衬底产品（10）的界面处的所述开口中的和所述第一掩模（42）上的所述顶部掩模层（49），其中所述顶部掩模层（49）材料在所述开口的所述横向侧处保留，使得形成具有所缩窄的开口的所述第二掩模。4.一种制造半导体装置的方法，包括下列制造步骤：（a）提供宽带隙衬底产品（10），其具有在所述半导体装置中形成漂移层（2）的第一导电类型的低掺杂层，所述衬底产品（10）具有第一侧（12）以及与所述第一侧（12）相反的第二侧（14），其中所述低掺杂层布置在所述第一侧（12）上，（b）然后在所述第一侧（12）上创建一直到源区深度（30）的所述第一导电类型的源区（3）、与所述第一导电类型不同的第二导电类型的至少一个沟道层（4、4’）以及所述第二导电类型的阱层（5），所述第一...

【专利技术属性】
技术研发人员：H巴托夫，M拉伊莫，L诺尔，A米海拉，R米纳米萨瓦，
申请(专利权)人：ABB瑞士股份有限公司，
类型：发明
国别省市：瑞士,CH