半导体装置及其制造方法制造方法及图纸

本发明专利技术提供一种半导体装置及半导体装置的制造方法，半导体装置包含基体、器件层和包含第1膜的膜。上述基体包含第1半导体元件，且具有第1面、第2面和位于上述第1面与上述第2面之间的侧面。上述器件层包含与上述第1半导体元件电连接的第2半导体元件，且被设置于上述基体的第1面上。上述包含第1膜的膜包含第1区域、第2区域及第3区域。在第1方向，上述基体位于上述第1区域与器件层之间。在与上述第1方向交叉的第2方向，上述基体位于上述第2区域与上述第3区域之间。上述第1膜将上述第2面、及上述侧面的凹凸埋入。

【技术实现步骤摘要】
半导体装置及其制造方法相关申请的交叉引用本申请基于2017年3月29日提交的日本专利申请No.2017-064974，并主张优先权，在此引用该申请的全部内容作为参考。
本专利技术的实施方式一般涉及半导体装置及其制造方法。
技术介绍
半导体芯片的薄化正在发展。薄化后的半导体芯片中“翘曲”增大。一直期待“翘曲”的抑制。
技术实现思路
本专利技术的一实施方式提供一种半导体装置，其具备：基体：所述基体包含第1半导体元件，且具有第1面、第2面和位于所述第1面与所述第2面之间的侧面，器件层：所述器件层包含与所述第1半导体元件电连接的第2半导体元件，且被设置于所述基体的第1面上，和包含第1膜的膜：所述包含第1膜的膜包含第1区域、第2区域和第3区域，而且，在第1方向，所述基体位于所述第1区域与所述器件层之间，在与所述第1方向交叉的第2方向，所述基体位于所述第2区域与所述第3区域之间，所述第1膜将所述第2面及所述侧面的凹凸埋入。本专利技术的另一实施方式提供一种半导体装置，其具备：基体：所述基体包含第1半导体元件，且具有第1面、第2面和位于所述第1面与所述第2面之间的侧面，器件层：所述器件层包含与所述第1半本文档来自技高网...

【技术保护点】
1.一种半导体装置，其具备：基体：所述基体包含第1半导体元件，且具有第1面、第2面和位于所述第1面与所述第2面之间的侧面，器件层：所述器件层包含与所述第1半导体元件电连接的第2半导体元件，且被设置于所述基体的第1面上，和包含第1膜的膜：所述包含第1膜的膜包含第1区域、第2区域和第3区域，而且，在第1方向，所述基体位于所述第1区域与所述器件层之间，在与所述第1方向交叉的第2方向，所述基体位于所述第2区域与所述第3区域之间，所述第1膜将所述第2面及所述侧面的凹凸埋入。

【技术特征摘要】
2017.03.29 JP 2017-0649741.一种半导体装置，其具备：基体：所述基体包含第1半导体元件，且具有第1面、第2面和位于所述第1面与所述第2面之间的侧面，器件层：所述器件层包含与所述第1半导体元件电连接的第2半导体元件，且被设置于所述基体的第1面上，和包含第1膜的膜：所述包含第1膜的膜包含第1区域、第2区域和第3区域，而且，在第1方向，所述基体位于所述第1区域与所述器件层之间，在与所述第1方向交叉的第2方向，所述基体位于所述第2区域与所述第3区域之间，所述第1膜将所述第2面及所述侧面的凹凸埋入。2.一种半导体装置，其具备：基体：所述基体包含第1半导体元件，且具有第1面、第2面和位于所述第1面与所述第2面之间的侧面，器件层：所述器件层包含与所述第1半导体元件电连接的第2半导体元件，且被设置于所述基体的第1面上，包含第1膜的膜：所述包含第1膜的膜包含第1区域，在第1方向，所述基体位于所述第1区域与所述器件层之间，和包含第4膜的膜：所述包含第4膜的膜包含第4区域、第5区域和第6区域，而且，在所述第1方向，所述基体和所述包含第1膜的膜位于所述第4区域与所述器件层之间，在与所述第1方向交叉的第2方向，所述基体位于所述第5区域与所述第6区域之间，所述第1膜将所述第2面的凹凸埋入，所述第4膜将所述侧面的凹凸埋入。3.根据权利要求2所述的半导体装置，其中，所述包含第4膜的膜进一步包含第5膜，所述第4膜被设置于所述基体与所述第5膜之间。4.根据权利要求3所述的半导体装置，其中，所述包含第4膜的膜进一步包含第6膜，所述第5膜被设置于所述第4膜与所述第6膜之间。5.根据权利要求1所述的半导体装置，其中，所述包含第1膜的膜进一步包含第2膜，所述第2膜被设置于所述基体与所述第1膜之间。6.根据...

【专利技术属性】
技术研发人员：东条启，小林龙也，下川一生，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本,JP