本发明专利技术的实施方式提供一种高品质的半导体存储装置。实施方式的半导体存储装置具备：电源垫；第1存储体，具备多个存储单元；第2存储体，夹在电源垫与第1存储体之间，且具备多个存储单元；第1配线，连接在电源垫，对第2存储体供给电源；及第2配线，连接在电源垫，通过第2存储体上，不对第2存储体供给电源，而是对第1存储体供给电源。
【技术实现步骤摘要】
半导体存储装置[相关申请案]本申请案享有以日本专利申请案2017-60041号(申请日：2017年3月24日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
实施方式涉及一种半导体存储装置。
技术介绍
MRAM(MagneticRandomAccessMemory，磁性随机存取存储器)是存储信息的存储单元使用了具有磁阻效应(magnetoresistiveeffect)的磁性元件的存储设备，作为以高速动作、大容量、非易失性为特征的下一代存储设备备受关注。另外，正在研究及开发将MRAM作为DRAM(DynamicRandomAccessMemory，动态随机存取存储器)或SRAM(StaticRandomAccessMemory，静态随机存取存储器)等易失性存储器的替代品。这时，要控制开发成本且顺利地进行替换，理想的是使MRAM以和DRAM及SRAM相同的规格动作。
技术实现思路
本专利技术的实施方式提供一种高品质的半导体存储装置。实施方式的半导体存储装置具备：电源垫；第1存储体(bank)，具备多个存储单元；第2存储体，夹在电源垫与第1存储体之间，且具备多个存储单元；第1配线，连接在电源垫，对第2存储体供给电源；及第2配线，连接在电源垫，通过第2存储体上，不对第2存储体供给电源，而是对第1存储体供给电源。附图说明图1是表示第1实施方式的半导体存储装置的框图。图2是表示第1实施方式的半导体存储装置的存储体的框图。图3是表示第1实施方式的半导体存储装置的存储单元MC的框图。图4是表示第1实施方式的半导体存储装置的读出电路的框图。图5是表示第1实施方式的半导体存储装置的读出电路的框图。图6是表示第1实施方式的半导体存储装置的电源线的配线的布局图。图7是沿着图6的A-A线的剖视图。图8是沿着图6的B-B线的剖视图。图9是表示第1实施方式的半导体存储装置的读出动作的流程图。图10是表示第1实施方式的半导体存储装置的读出动作时的电压波形的波形图。图11是表示第1实施方式的比较例的半导体存储装置的电源线的配线的布局图。图12是表示第1实施方式的半导体存储装置的读出动作的图。图13是表示第1实施方式的比较例的半导体存储装置的读出动作时的电压波形的波形图。图14是表示第1实施方式的比较例的半导体存储装置的读出动作时的电压波形的波形图。图15是表示第1实施方式的变化例1的半导体存储装置的电源线的配线的布局图。图16是表示第1实施方式的变化例2的半导体存储装置的电源线的配线的布局图。图17是表示第1实施方式的变化例3的半导体存储装置的电源线的配线的布局图。图18是表示第1实施方式的变化例4的半导体存储装置的电源线的配线的布局图。图19是表示第1实施方式的变化例5的半导体存储装置的电源线的配线的布局图。图20是表示第2实施方式的半导体存储装置的电源线的配线的布局图。图21是沿着图20的C-C线的剖视图。图22是沿着图20的D-D线的剖视图。图23是表示第2实施方式的变化例1的半导体存储装置的电源线的配线的布局图。图24是表示第2实施方式的变化例2的半导体存储装置的电源线的配线的布局图。图25是表示第2实施方式的变化例3的半导体存储装置的电源线的配线的布局图。图26是表示第2实施方式的变化例4的半导体存储装置的电源线的配线的布局图。图27是表示第2实施方式的变化例5的半导体存储装置的电源线的配线的布局图。图28是表示第3实施方式的半导体存储装置的控制器的框图。图29是表示第3实施方式的半导体存储装置的读出动作(正常时)的波形的波形图。图30是表示第3实施方式的半导体存储装置的读出动作(瞬间停止时)的波形的波形图。图31是表示第4实施方式的半导体存储装置的读出放大器/写入驱动器的框图。图32是表示第4实施方式的半导体存储装置的存储器阵列与写入驱动器的关系的电路图。图33是表示第4实施方式的半导体存储装置的写入驱动器的电路图。图34是表示第4实施方式的半导体存储装置的写入动作中的波形的波形图。图35是表示第4实施方式的比较例的半导体存储装置的写入驱动器的电路图。图36是表示第4实施方式的比较例的半导体存储装置的写入动作中的波形的波形图。图37是表示第4实施方式的变化例的半导体存储装置的写入驱动器的电路图。图38是表示第4实施方式的变化例的半导体存储装置的写入动作中的波形的波形图。图39是表示使与第4实施方式相关的位线BL及源极线SL的电压在未进行写入动作及读出动作的期间内浮动的情况下的波形的波形图。图40是表示使与第4实施方式相关的位线BL及源极线SL的电压在未进行写入动作及读出动作的期间内浮动的情况下的波形的波形图。图41是表示使与第4实施方式相关的位线BL及源极线SL的电压在未进行写入动作及读出动作的期间内浮动的情况下的波形的波形图。具体实施方式以下，参照附图对所构成的实施方式进行说明。此外，在以下的说明中，对于具有大致相同功能及构成的构成要素标注相同的符号。构成参照符号的数字后面的“_数字”是用来将利用包含相同数字的参照符号来进行参照且具有相同构成的要素彼此加以区别。在无须将包含相同数字的参照符号所表示的要素相互加以区别的情况下，所述多个要素利用仅包含数字的参照符号进行参照。例如，在无须将标注了参照符号10-1、10-2的要素相互加以区别的情况下，概括性地将所述要素作为参照符号10来进行参照。附图是示意图，应注意厚度与平面尺寸的关系、各层的厚度的比率等与实物不同。因此，具体的厚度或尺寸应该参酌以下的说明来进行判断。另外，当然附图相互之间也包含彼此的尺寸关系或比率不同的部分。另外，在本说明书中，为了便于说明，导入XYZ正交坐标系。在该坐标系中，将与半导体衬底的上表面平行且相互正交的2个方向设为X方向(D1)及Y方向(D2)，将与X方向及Y方向的双方正交的方向、也就是各层的积层方向设为Z方向(D3)。＜1＞第1实施方式＜1-1＞构成＜1-1-1＞半导体存储装置首先，使用图1对第1实施方式的半导体存储装置的基本构成概略性地进行说明。第1实施方式的半导体存储装置1具备核心电路10a及周边电路10b。核心电路10a具备存储器区域11、列解码器12、字线驱动器13、及行解码器14。存储器区域11具备多个存储体BK(在图1的例中为2个存储体BK0、Bk1)。例如，所述存储体BK0、BK1能够独立地活化。此外，在无须将存储体BK0、BK1分别加以区别的情况下，仅称为存储体BK。存储体BK的详细内容将在下文叙述。列解码器12基于外部控制信号识别基于指令地址信号CA的指令或地址，控制位线BL及源极线SL的选择。字线驱动器13至少沿着存储体BK的一边配置。另外，字线驱动器13构成为，在数据读出或数据写入时，经由主字线MWL对选择字线WL施加电压。行解码器14对从指令地址输入电路15供给的指令地址信号CA的地址进行解码。更具体来说，行解码器14将已解码的行地址供给至字线驱动器13。由此，字线驱动器13能够对选择字线WL施加电压。周边电路10b具备指令地址输入电路15、控制器16、及IO电路17。从存储器控制器(也记载为主机设备)2将各种外部控制信号、例如芯片选择信号CS、时钟信号CK、时钟使能信号CKE及指令地本文档来自技高网...
【技术保护点】
1.一种半导体存储装置，其特征在于具备：电源垫；第1存储体，具备多个存储单元；第2存储体，夹在所述电源垫与所述第1存储体之间，且具备多个存储单元；第1配线，连接在所述电源垫，对所述第2存储体供给电源；及第2配线，连接在所述电源垫，通过所述第2存储体上，不对所述第2存储体供给电源，而是对所述第1存储体供给电源。
【技术特征摘要】
2017.03.24 JP 2017-060041;2017.08.24 JP 2017-161381.一种半导体存储装置，其特征在于具备：电源垫；第1存储体，具备多个存储单元；第2存储体，夹在所述电源垫与所述第1存储体之间，且具备多个存储单元；第1配线，连接在所述电源垫，对所述第2存储体供给电源；及第2配线，连接在所述电源垫，通过所述第2存储体上，不对所述第2存储体供给电源，而是对所述第1存储体供给电源。2.根据权利要求1所述的半导体存储装置，其特征在于：所述第2配线的条数多于所述第1配线的条数。3...
【专利技术属性】
技术研发人员：松岡史宜，藤田胜之，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP
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