半导体存储器功能模块的控制电路制造技术

本实用新型专利技术提供一种用于半导体存储器功能模块的控制电路，控制电路包括充电模块，充电模块包括PMOS管，PMOS管源极与电源电压连接，PMOS管漏极与功能模块连接；还包括充电控制模块，充电控制模块与PMOS管栅极连接，用于根据按照时间先后错开充电模块开启时间；控制电路还包括放电模块，放电模块包括NMOS管，NMOS管源极与电线接地端连接，NMOS管漏极与功能模块连接；还包括放电控制模块，放电控制模块与NMOS管栅极连接，用于根据按照时间先后错开放电模块开启时间。本实用新型专利技术在开启功能模块过程中，通过控制脉冲按照时间先后错开开启充电模块/放电模块，减小充电/放电模块开启时的充电/放电最大值电流。

Control circuit of semiconductor memory function module

The utility model provides a control circuit for a functional module of a semiconductor memory, which comprises a charging module, a charging module including a PMOS tube, a PMOS tube source and a power supply voltage connection, a PMOS tube drain and a functional module connection, and a charging control module, a charging control module and a PMOS tube grid connection for the root. The control circuit also includes discharge module, discharge module includes NMOS tube, NMOS tube source and wire grounding terminal connection, NMOS tube drain and functional module connection; also includes discharge control module, discharge control module and NMOS tube grid connection, used in accordance with the time sequence. Opening time of wrong opening module. In the process of opening the functional module, the charging/discharging maximum current can be reduced by staggered opening of the charging/discharging module according to the time by controlling the pulse.

【技术实现步骤摘要】
半导体存储器功能模块的控制电路
本技术涉及半导体存储器，具体涉及一种半导体存储器功能模块的控制电路。
技术介绍
对于多数的半导体存储器芯片来说，降低功耗越来越重要。为了降低功耗，通过在电源和功能模块之间设置晶体管来控制功能模块的供电。当功能模块不工作时，切断其电源。在此期间由于功能模块存在漏电流，功能模块的电压会越来越低。当功能模块需要进入工作状态时，需要提前把晶体管打开，给功能模块的充电至满足要求的值。为了保证功能模块在工作时有充足的电压，晶体管的数量必须足够，通常需要的数量较多。当某个功能模块由非工作状态切换到工作状态时，需要打开晶体管给该功能模块充电/放电，此时充电/放电峰值电流(即充电/放电过程中充电电流的最大值)较大，严重时可能造成半导体存储器芯片电压降低的较多使得其他功能模块工作异常。
技术实现思路
本技术提供一种用于半导体存储器功能模块的控制电路，以至少解决现有技术中的以上技术问题。为达到上述目的，本技术提供一种半导体存储器功能模块的控制电路，包括：m个充电模块，每个所述充电模块包括至少一个PMOS管，所述PMOS管的源极与电源电压连接，所述PMOS管的漏极与功能模块连接；其中，m为大于2的整数；以及充电控制模块，包括一个充电控制脉冲输入端和m个充电控制脉冲输出端，且所述充电控制脉冲输出端与所述充电模块一对一对应连接，以驱动所述充电模块中的所述PMOS管导通来为所述功能模块充电；其中，所述充电控制模块用于根据所述充电控制脉冲输入端输入的使能脉冲产生m个顺序延迟的充电控制脉冲，以控制对应数量的所述充电模块分时开启。在一实施方式中，根据n个充电控制脉冲使n个所述充电模块导通，以使所述功能模块与所述充电模块连接处的电压在预设时间内达到所述电源电压的90％；其中，n为大于1且小于m的正整数。在一实施方式中，第n+1个所述充电控制脉冲的触发沿滞后于所述预设时间。在一实施方式中，当m为3时，所述充电模块包括：第一充电模块，从所述充电控制模块接收第一充电控制脉冲并根据接收到的所述第一充电控制脉冲来控制所述第一充电模块中的PMOS管导通，以为所述功能模块充电；第二充电模块，从所述充电控制模块接收第二充电控制脉冲并根据接收到的所述第二充电控制脉冲来控制所述第二充电模块中的PMOS管导通，以为所述功能模块充电；以及第三充电模块，从所述充电控制模块接收第三充电控制脉冲并根据接收到的所述第三充电控制脉冲来控制所述第三充电模块中的PMOS管导通，以为所述功能模块充电，其中，所述第一充电控制脉冲、所述第二充电控制脉冲和所述第三充电控制脉冲的触发沿顺序延迟。在一实施方式中，当n为2时，所述第二充电控制脉冲的触发沿先于所述预设时间，以及所述第三充电控制脉冲的触发沿晚于所述预设时间。在一实施方式中，所述第一充电模块的PMOS管的数量大于所述第二充电模块的PMOS管的数量，以使所述第一充电模块开启过程中的所述功能模块充电电流的最大值大于所述第二充电模块开启过程中所述功能模块充电电流的最大值。在一实施方式中，所述充电控制模块包括：缓冲器，所述缓冲器的输入端作为所述充电控制脉冲输入端，所述缓冲器的输出端包括充电控制脉冲输出端，以为所述第一充电模块提供阻抗匹配的所述第一充电控制脉冲；第一延时器，与所述缓冲器的输出端连接，用于接收所述第一充电控制脉冲并对所述第一充电控制脉冲进行延时生成第一充电延时脉冲；第一或门，接收所述第一充电控制脉冲和所述第一充电延时脉冲，所述第一或门用于对所述第一充电控制脉冲和所述第一充电延时脉冲进行或逻辑运算，并向所述第二充电模块输出所述第二充电控制脉冲；第二延时器，与所述第一或门的输出端连接，用于接收所述第二充电控制脉冲并对所述第二充电控制脉冲进行延时生成第二充电延时脉冲；第二或门，接收所述第二充电控制脉冲和所述第二充电延时脉冲，所述第二或门用于对所述第二充电控制脉冲和所述第二充电延时脉冲进行或逻辑运算，并向所述第三充电模块输出所述第三充电控制脉冲。为达到上述目的，本技术提供一种半导体存储器功能模块的控制电路，所述功能模块与电源电压连接，所述控制电路包括：m个放电模块，每个所述放电模块包括至少一个NMOS管，所述NMOS管的源极接地，所述NMOS管的漏极与功能模块(100)连接；其中m为大于2的整数；以及放电控制模块，包括一个放电控制脉冲输入端和m个放电控制脉冲输出端，且所述放电控制脉冲输出端与所述放电模块一对一对应连接，以驱动所述放电模块中的所述NMOS管导通来为所述功能模块放电；其中，所述放电控制模块用于根据所述放电控制脉冲输入端输入的使能脉冲产生m个顺序延迟的放电控制脉冲，以控制对应数量的所述放电模块分时开启。在一实施方式中，根据n个放电控制脉冲使n个所述放电模块导通，以使所述功能模块与所述放电模块连接处的电压在预设时间内下降到所述电源电压与接地电压差值的10％，其中，n为大于1且小于m的正整数。在一实施方式中，第n+1个所述放电控制脉冲的触发沿滞后于所述预设时间。在一实施方式中，当m为3时，所述放电模块包括：第一放电模块，从所述放电控制模块接收第一放电控制脉冲并根据接收到的所述第一放电控制脉冲来控制所述第一放电模块中的NMOS管导通，以对所述功能模块放电；第二放电模块，从所述放电控制模块接收第二放电控制脉冲并根据接收到的所述第二放电控制脉冲来控制所述第二放电模块中的NMOS管导通，以对所述功能模块放电；以及第三放电模块，从所述放电控制模块接收第三放电控制脉冲并根据接收到的所述第三放电控制脉冲来控制所述第三放电模块中的NMOS管导通，以对所述功能模块放电；其中，所述第一放电控制脉冲、所述第二放电控制脉冲和所述第三放电控制脉冲的触发沿顺序延迟。在一实施方式中，当n为2时，所述第二放电控制脉冲的触发沿先于所述预设时间，以及所述第三放电控制脉冲的触发沿晚于所述预设时间。在一实施方式中，所述第一放电模块的NMOS管的数量大于所述第二放电模块的NMOS管的数量，以使所述第一放电模块开启过程中的所述功能模块放电电流的最大值大于所述第二放电模块开启过程中所述功能模块放电电流的最大值。在一实施方式中，所述放电控制模块包括：缓冲器，所述缓冲器的输入端作为所述放电控制脉冲输入端，所述缓冲器输出端输出与所述放电控制脉冲输出端阻抗匹配的第一脉冲；第一反相器，与所述缓冲器的输出端连接以接收所述第一脉冲，所述第一反相器用于对所述第一脉冲进行反相处理，以为所述第一放电模块提供第一放电控制脉冲；第一延时器，与所述缓冲器的输出端连接，用于接收所述第一脉冲并对所述第一脉冲进行延时生成第一放电延时脉冲；第一或门，接收所述第一脉冲和第一放电延时脉冲，所述第一或门用于对所述第一脉冲和第一放电延时脉冲进行或逻辑运算，以生成第二脉冲；第二反相器，与所述第一或门的输出端连接以接收所述第二脉冲，所述第二反相器用于对所述第二脉冲进行反相处理，以为所述第二放电模块提供第二放电控制脉冲；第二延时器，与所述第一或门的输出端连接，用于接收所述第二脉冲并对所述第二脉冲进行延时生成第二放电延时脉冲；第二或门，接收所述第二脉冲和所述第二放电延时脉冲，所述第二或门用于对所述第二脉冲和所述第二放电延时脉冲进行或逻辑运算，以生成第三脉冲；第本文档来自技高网...

【技术保护点】
1.一种半导体存储器功能模块的控制电路，其特征在于，包括：m个充电模块，每个所述充电模块包括至少一个PMOS管，所述PMOS管的源极与电源电压连接，所述PMOS管的漏极与功能模块连接；其中，m为大于2的整数；以及充电控制模块，包括一个充电控制脉冲输入端和m个充电控制脉冲输出端，且所述充电控制脉冲输出端与所述充电模块一对一对应连接，以驱动所述充电模块中的所述PMOS管导通来为所述功能模块充电；其中，所述充电控制模块用于根据所述充电控制脉冲输入端输入的使能脉冲产生m个顺序延迟的充电控制脉冲，以控制对应数量的所述充电模块分时开启。

【技术特征摘要】
1.一种半导体存储器功能模块的控制电路，其特征在于，包括：m个充电模块，每个所述充电模块包括至少一个PMOS管，所述PMOS管的源极与电源电压连接，所述PMOS管的漏极与功能模块连接；其中，m为大于2的整数；以及充电控制模块，包括一个充电控制脉冲输入端和m个充电控制脉冲输出端，且所述充电控制脉冲输出端与所述充电模块一对一对应连接，以驱动所述充电模块中的所述PMOS管导通来为所述功能模块充电；其中，所述充电控制模块用于根据所述充电控制脉冲输入端输入的使能脉冲产生m个顺序延迟的充电控制脉冲，以控制对应数量的所述充电模块分时开启。2.如权利要求1所述的控制电路，其特征在于，根据n个充电控制脉冲使n个所述充电模块导通，以使所述功能模块与所述充电模块连接处的电压在预设时间内达到所述电源电压的90％；其中，n为大于1且小于m的正整数。3.如权利要求2所述的控制电路，其特征在于，第n+1个所述充电控制脉冲的触发沿滞后于所述预设时间。4.如权利要求2或3所述的控制电路，其特征在于，当m为3时，所述充电模块包括：第一充电模块，从所述充电控制模块接收第一充电控制脉冲并根据接收到的所述第一充电控制脉冲来控制所述第一充电模块中的PMOS管导通，以为所述功能模块充电；第二充电模块，从所述充电控制模块接收第二充电控制脉冲并根据接收到的所述第二充电控制脉冲来控制所述第二充电模块中的PMOS管导通，以为所述功能模块充电；以及第三充电模块，从所述充电控制模块接收第三充电控制脉冲并根据接收到的所述第三充电控制脉冲来控制所述第三充电模块中的PMOS管导通，以为所述功能模块充电，其中，所述第一充电控制脉冲、所述第二充电控制脉冲和所述第三充电控制脉冲的触发沿顺序延迟。5.如权利要求4所述的控制电路，其特征在于，当n为2时，所述第二充电控制脉冲的触发沿先于所述预设时间，以及所述第三充电控制脉冲的触发沿晚于所述预设时间。6.如权利要求4所述的控制电路，其特征在于，所述第一充电模块的PMOS管的数量大于所述第二充电模块的PMOS管的数量，以使所述第一充电模块开启过程中的所述功能模块充电电流的最大值大于所述第二充电模块开启过程中所述功能模块充电电流的最大值。7.如权利要求4所述的控制电路，其特征在于，所述充电控制模块包括：缓冲器，所述缓冲器的输入端作为所述充电控制脉冲输入端，所述缓冲器的输出端包括充电控制脉冲输出端，以所述第一充电模块提供阻抗匹配的所述第一充电控制脉冲；第一延时器，与所述缓冲器的输出端连接，用于接收所述第一充电控制脉冲并对所述第一充电控制脉冲进行延时生成第一充电延时脉冲；第一或门，接收所述第一充电控制脉冲和所述第一充电延时脉冲，所述第一或门用于对所述第一充电控制脉冲和所述第一充电延时脉冲进行或逻辑运算，并向所述第二充电模块输出所述第二充电控制脉冲；第二延时器，与所述第一或门的输出端连接，用于接收所述第二充电控制脉冲并对所述第二充电控制脉冲进行延时生成第二充电延时脉冲；第二或门，接收所述第二充电控制脉冲和所述第二充电延时脉冲，所述第二或门用于对所述第二充电控制脉冲和所述第二充电延时脉冲进行或逻辑运算，并向所述第三充电模块输出所述第三充电控制脉冲。8.一种半导体存储器功能模块的控制电路，所述功能模块与电源电压连接，其特征在于，所述控制电路包括：m个放电模块，每个所述放电模块包括至少一个NMOS管，所述NMOS管...

【专利技术属性】
技术研发人员：邱安平，
申请(专利权)人：睿力集成电路有限公司，
类型：新型
国别省市：安徽,34