一种半导体器件制造技术

本发明专利技术公开了一种半导体器件，其N型掺杂区的掺杂浓度与所述第二P型掺杂区的掺杂浓度均大于所述第一P型掺杂区的掺杂浓度，通过将N型掺杂区的掺杂浓度和第二P型掺杂区的掺杂浓度提高，进而能够降低N型掺杂区的电阻率，以及降低第二P型掺杂区的电阻率，以使得较多的功率分配到寄生二极管中，利用寄生二极管可以承受较高功率的特性，进而使得半导体器件的输入端可以承受较高的负向浪涌电压。

A semiconductor device

The invention discloses a semiconductor device, in which the doping concentration of the N-type doping region and the doping concentration of the second P-type doping region are both greater than that of the first P-type doping region, thereby reducing the resistivity of the N-type doping region by increasing the doping concentration of the N-type doping region and the doping concentration of the second P-type doping region. The resistivity of the second P-doped region is reduced so that more power is allocated to the parasitic diode. The parasitic diode can withstand higher power characteristics, and the input of the semiconductor device can withstand higher negative surge voltage.

【技术实现步骤摘要】
一种半导体器件
本专利技术涉及半导体
，更具体的说，涉及一种半导体器件。
技术介绍
随着科学技术的不断发展，越来越多的电子设备被广泛的应用于人们的日常生活以及工作当中，为人们的日常生活以及工作带来了巨大的便利，成为当今人们不可或缺的重要工具。电子设备实现各种功能的主要控制中枢是集成电路，而各种不同类型的半导体器件是构成集成电路的重要单元。集成电路中容易发生浪涌现象，产生超出器件正常工作电压的瞬间过压，即产生较大的浪涌电压。浪涌现象的特点是产生的时间非常短，通常在微秒级。发生浪涌现象时，电压以及电流的大小可能是正常值的很多倍。发生浪涌现象的原因如有多种，如雷击、静电放电、工业事件以及高压电源线上的开关动作等。浪涌现象具有的灾难性危害包括：较大的浪涌电压超过半导体器件的承受能力，直接将半导体器件烧毁；其积累性危害包括：多个小的浪涌积累效应会导致半导体器件性能的衰退，使得半导体器件的使用寿命缩短。现有的半导体器件中，承受负向浪涌电压的能力较弱，限制了半导体器件的使用范围。因此，如何提高半导体器件承受负向浪涌电压的能力，是半导体
一个亟待解决的问题。
技术实现思路
有鉴于此，本专利技术提供了一种半导体器件，所述半导体器件能够承受较高的负向浪涌电压。为实现上述目的，本专利技术提供的技术方案如下：一种半导体器件，所述半导体器件包括：在纵向上相对的正面结构以及背面结构；在垂直于所述纵向的平面内，所述正面结构包括：功能区；包围所述功能区的第一N型环；包围所述第一N型环的第一P型环；包围所述第一P型环的第二N型环；以及包围所述第二N型环的第二P型环；相邻N型环和P型环之间具有浅槽隔离环；所述背面结构包括P型基底以及位于所述P型基底朝向所述正面结构一侧表面的N型埋层；所述第二N型环与所述N型埋层之间为N型掺杂区；所述第一P型环与所述N型埋层之间为第一P型掺杂区，所述第二P型环与所述P型基底之间为第二P型掺杂区，其中，所述N型掺杂区的掺杂浓度与所述第二P型掺杂区的掺杂浓度均大于所述第一P型掺杂区的掺杂浓度。可选的，所述N型掺杂区和所述第二P型掺杂区均包括：重掺杂区；以及，包覆所述重掺杂区的轻掺杂区，所述重掺杂区的掺杂浓度大于所述轻掺杂区的掺杂浓度。可选的，所述轻掺杂区的掺杂浓度与所述第一P型掺杂区的掺杂浓度相同。可选的，在所述纵向上，所述N型埋层的外边缘在所述P型基底上的正投影覆盖所述N型掺杂区的外边缘在所述P型基底上的正投影。可选的，在所述纵向上，所述N型埋层的外边缘在所述P型基底上的正投影与所述N型掺杂区的外边缘在所述P型基底上的正投影重合；或者，所述N型埋层的外边缘在所述P型基底上的正投影与所述第二P型环的外边缘在所述P型基底上的正投影重合，或者，所述N型埋层的外边缘在所述P型基底上的正投影位于所述第二P型环的内边缘在所述P型基底上的正投影与所述第二P型环的外边缘在所述P型基底上的正投影之间。可选的，所述第二P型环电连接有用于接地的接地端，所述第二N型环连接有用于输入预设输入电压的输入端。可选的，所述预设电压为负向浪涌电压；所述接地端与所述输入端之间的等效电路包括：并联的第一支路以及第二支路；所述第一支路包括：在所述接地端与所述输入端之间依次串接的第一电阻、第二电阻、第一寄生二极管、第三电阻以及第四电阻；所述第一电阻为所述第二P型掺杂区的纵向等效电阻；所述第二电阻为所述第二P型掺杂区的横向等效电阻；所述第一寄生二极管为所述第二P型掺杂区与所述N型埋层之间的寄生二极管；所述第三电阻为所述N型埋层在第一区域的横向等效电阻，所述N型埋层的外侧和所述第二N型环的内侧之间区域正对的部分为所述N型埋层的所述第一区域；所述第四电阻为所述N型掺杂区的纵向等效电阻；所述第二支路包括：所述接地端与所述输入端之间依次串接的第五电阻、第六电阻、第二寄生二极管、第七电阻以及第八电阻；所述第五电阻为所述第二P型环下方第一预设部分所述第二P型掺杂区的纵向等效电阻；所述第六电阻为所述第二P型掺杂区的横向等效电阻；所述第二寄生二极管为所述第二P型掺杂区与所述N型掺杂区之间的寄生二极管；所述第七电阻为所述N型掺杂区的横向等效电阻；所述第八电阻为所述第二N型环下方第二预设部分所述N型掺杂区的纵向等效电阻。可选的，所述N型埋层与所述第二N型环之间通过所述N型掺杂区电性连接。可选的，所述P型基底与所述第二P型环之间通过所述第二P型掺杂区电性连接。可选的，所述半导体器件为LDMOS器件；所述功能区对应所述N型埋层的中心区域；所述功能区包括：源区，包围所述源区的栅区以及包围所述栅区的漏区；所述第一N型环位于所述漏区表面内，与漏极连接；所述栅区与栅极连接；所述源区与源极连接。相较于现有技术，本专利技术提供的技术方案至少具有以下优点：本专利技术提供了一种半导体器件，所述半导体器件包括：在纵向上相对的正面结构以及背面结构；在垂直于所述纵向的平面内，所述正面结构包括：功能区；包围所述功能区的第一N型环；包围所述第一N型环的第一P型环；包围所述第一P型环的第二N型环；以及包围所述第二N型环的第二P型环；相邻N型环和P型环之间具有浅槽隔离环；所述背面结构包括P型基底以及位于所述P型基底朝向所述正面结构一侧表面的N型埋层；所述第二N型环与所述N型埋层之间为N型掺杂区；所述第一P型环与所述N型埋层之间为第一P型掺杂区，所述第二P型环与所述P型基底之间为第二P型掺杂区，其中，所述N型掺杂区的掺杂浓度与所述第二P型掺杂区的掺杂浓度均大于所述第一P型掺杂区的掺杂浓度。由上述内容可知，本专利技术提供的技术方案，其N型掺杂区的掺杂浓度与所述第二P型掺杂区的掺杂浓度均大于所述第一P型掺杂区的掺杂浓度，通过将N型掺杂区的掺杂浓度和第二P型掺杂区的掺杂浓度提高，进而能够降低N型掺杂区的电阻率，以及降低第二P型掺杂区的电阻率，以使得较多的功率分配到寄生二极管中，利用寄生二极管可以承受较高功率的特性，进而使得半导体器件的输入端可以承受较高的负向浪涌电压。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。图1为现有的一种LDMOS的结构示意图；图2为本申请实施例提供的一种半导体器件的结构示意图；图3为图1所示半导体器件中等效电路的第一支路的示意图；图4为图1所示半导体器件中等效电路的第二支路的示意图；图5为本申请实施例提供的一种LDMOS的结构示意图；图6为本申请实施例所述半导体器件中任意一支路的等效电路图。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。正如
技术介绍
所述，现有的半导体器件承受负向浪涌电压的能力较差，下面以LDMOS(lateraldouble-diffusedmetaloxidesemiconductor，横向双扩散金属氧化物半导体)器件为例进行说明。LD本文档来自技高网...

【技术保护点】
1.一种半导体器件，其特征在于，所述半导体器件包括：在纵向上相对的正面结构以及背面结构；在垂直于所述纵向的平面内，所述正面结构包括：功能区；包围所述功能区的第一N型环；包围所述第一N型环的第一P型环；包围所述第一P型环的第二N型环；以及包围所述第二N型环的第二P型环；相邻N型环和P型环之间具有浅槽隔离环；所述背面结构包括P型基底以及位于所述P型基底朝向所述正面结构一侧表面的N型埋层；所述第二N型环与所述N型埋层之间为N型掺杂区；所述第一P型环与所述N型埋层之间为第一P型掺杂区，所述第二P型环与所述P型基底之间为第二P型掺杂区，其中，所述N型掺杂区的掺杂浓度与所述第二P型掺杂区的掺杂浓度均大于所述第一P型掺杂区的掺杂浓度。

【技术特征摘要】
1.一种半导体器件，其特征在于，所述半导体器件包括：在纵向上相对的正面结构以及背面结构；在垂直于所述纵向的平面内，所述正面结构包括：功能区；包围所述功能区的第一N型环；包围所述第一N型环的第一P型环；包围所述第一P型环的第二N型环；以及包围所述第二N型环的第二P型环；相邻N型环和P型环之间具有浅槽隔离环；所述背面结构包括P型基底以及位于所述P型基底朝向所述正面结构一侧表面的N型埋层；所述第二N型环与所述N型埋层之间为N型掺杂区；所述第一P型环与所述N型埋层之间为第一P型掺杂区，所述第二P型环与所述P型基底之间为第二P型掺杂区，其中，所述N型掺杂区的掺杂浓度与所述第二P型掺杂区的掺杂浓度均大于所述第一P型掺杂区的掺杂浓度。2.根据权利要求1所述的半导体器件，其特征在于，所述N型掺杂区和所述第二P型掺杂区均包括：重掺杂区；以及，包覆所述重掺杂区的轻掺杂区，所述重掺杂区的掺杂浓度大于所述轻掺杂区的掺杂浓度。3.根据权利要求2所述的半导体器件，其特征在于，所述轻掺杂区的掺杂浓度与所述第一P型掺杂区的掺杂浓度相同。4.根据权利要求1所述的半导体器件，其特征在于，在所述纵向上，所述N型埋层的外边缘在所述P型基底上的正投影覆盖所述N型掺杂区的外边缘在所述P型基底上的正投影。5.根据权利要求1所述的半导体器件，其特征在于，在所述纵向上，所述N型埋层的外边缘在所述P型基底上的正投影与所述N型掺杂区的外边缘在所述P型基底上的正投影重合；或者，所述N型埋层的外边缘在所述P型基底上的正投影与所述第二P型环的外边缘在所述P型基底上的正投影重合，或者，所述N型埋层的外边缘在所述P型基底上的正投影位于所述第二P型环的内边缘在所述P型基底上的正投影与所述第二P型环的外边缘在所述P型基底上的正投影之间。6.根据权利要求1所述的半导体器件，其特征在于，所述第二P型环电连接有用于接地的接地端，所...

【专利技术属性】
技术研发人员：胡建伟，罗旭程，程剑涛，
申请(专利权)人：上海艾为电子技术股份有限公司，
类型：发明
国别省市：上海,31