一种新的静电放电保护I/O电路制造技术

本实用新型专利技术公开了一种新的静电放电保护I/O电路，所述静电放电保护I/O电路包括ESD保护器件、I/O输出驱动电路、I/O逻辑电路、电源钳位电路和局部ESD缓冲电路，ESD保护器件包括P型ESD器件和N型ESD器件。本实用新型专利技术新加入局部ESD缓冲电路，使得整体静电放电保护I/O电路的静电放电保护性能在不增加面积的情况下，还得到有效地提高。

A new ESD protection I/O circuit

The utility model discloses a new electrostatic discharge protection I/O circuit. The electrostatic discharge protection I/O circuit includes ESD protection device, I/O output drive circuit, I/O logic circuit, power clamp circuit and partial ESD buffer circuit. The ESD protection device includes P-type ESD device and N-type ESD device. The new partial ESD buffer circuit is added to the utility model, so that the electrostatic discharge protection performance of the integral electrostatic discharge protection I/O circuit can be effectively improved without increasing the area.

【技术实现步骤摘要】
一种新的静电放电保护I/O电路
本技术涉及集成电路设计
，尤其涉及一种新的静电放电保护I/O电路。
技术介绍
集成电路中的静电放电（ElectrostaticDischarge，ESD）保护电路，是作为在发生静电放电时的保护电路。如果静电放电保护电路不能有效、及时的将静电释放，那么将导致集成电路失效，因此，提高集成电路中静电放电保护电路的性能，就能够避免集成电路在生成、运输、测试、应用等环节出现不必要的失效等问题。随着集成电路制造工艺水平的提高，集成电路的运算速度得到很大的提高，集成电路工作功耗显著降低，但是，这也导致先进工艺下集成电路器件耐压降低，在静电放电保护电路性能不变甚至要求的情况下，对静电放电保护电路的设计带来了新的挑战。现有的静电放电保护I/O电路一般是由静电放电保护器件、I/O输出驱动电路、I/O逻辑电路和电源钳位电路组成。如图1所示，为现有的静电放电保护I/O电路结构图。该静电放电保护I/O电路100包括静电放电保护器件101、I/O输出驱动电路102、I/O逻辑电路103和电源钳位电路104。该静电放电保护I/O电路工作原理为，当有高压静电脉冲时，静电放电保护器件101提供电流放电通路，静电电荷传输到电源线或者地线上。然后，通过电源钳位电路104对电源线或者地线上的静电电荷进行释放，在I/O输出驱动电路102和I/O逻辑电路103中的器件到达二次击穿前，电源钳位电路104将电源线或者地线上的高压静电电荷释放掉。但是，实践证明在深亚微米级集成电路，特别是纳米级集成电路中，随着器件的耐压下降，承受静电的能力也随之下降。如图1中所示的静电放电保护I/O电路结构，电源钳位电路104开启需要一定的时间，在电源钳位电路104开启之前，静电电压同样会传输到I/O输出驱动电路102和I/O逻辑电路103所在的局部电源线或者地线上，I/O输出驱动电路102和I/O逻辑电路103的器件存在被击穿的风险，表现为I/O电路整体性能所要达到的静电放电保护能力有限，集成电路可靠性降低。
技术实现思路
针对上述现有技术中存在的不足，本技术的目的是提供一种新的静电放电保护I/O电路，本专利技术在I/O逻辑电路的电源通路上加入局部ESD缓冲电路，当存在高压静电脉冲时，局部ESD缓冲电路使得高压静电脉冲在到达I/O输出驱动电路和I/O逻辑电路所在的局部电源线或者地线前，通过电源钳位电路释放掉。这样，在不改变电源钳位电路的开启时间或者电源钳位电路的电荷释放能力的情况下，I/O输出驱动电路和I/O逻辑电路与电源线或者地线直接连接的器件在静电发生时不会被静电损坏，使得I/O电路整体的静电放电保护性能得到很大的提高。为了达到上述技术目的，本技术所采用的技术方案是：一种新的静电放电保护I/O电路，所述静电放电保护I/O电路包括ESD保护器件、I/O输出驱动电路、I/O逻辑电路、电源钳位电路和局部ESD缓冲电路，ESD保护器件包括P型ESD器件和N型ESD器件，其中，静电放电保护I/O电路的输入端通过P型ESD器件连接到电源线，并且静电放电保护I/O电路的输入端通过N型ESD器件连接到地线，电源线和地线之间连接电源钳位电路，I/O输出驱动电路所在第一支路的电源通过局部ESD缓冲电路连接到电源线，I/O逻辑电路所在的第二支路的电源通过局部ESD缓冲电路连接到电源线，I/O输出驱动电路所在第一支路和I/O逻辑电路所在第二支路的地线都连接到静电放电保护I/O电路的地线；静电放电保护I/O电路工作时，静电放电保护I/O电路产生静电脉冲，通过ESD保护器件形成放电通路，将静电放电保护I/O电路上的静电电荷传输到电源线或者地线上，I/O驱动输出电路所在的第一支路和I/O逻辑电路所在的第二支路会形成两条放电支路，电源钳位电路没有开启之前，在局部ESD缓冲电路的作用下，静电电荷通过第一支路和第二支路路径的放电电流不会很大，使得I/O输出驱动电路和I/O逻辑电路中的器件达到二次击穿前，有足够的时间使得电源钳位电路开启，将电源线上的静电电荷通过电源钳位电路释放掉，使得I/O输出驱动电路和I/O逻辑电路局部电源线上的电压恢复到安全范围。本技术由于采用了上述由静电放电保护器件、局部ESD缓冲电路和电源钳位电路组成的整体静电放电保护I/O电路系统，所获得的有益效果是，本技术新加入局部ESD缓冲电路来提高整体I/O电路的静电放电保护性能。首先，本技术提供的整体静电放电保护方案可以避免I/O输出驱动电路及I/O逻辑电路中大尺寸器件的使用，有效地减小了整体静电放电保护I/O电路的面积。其次，本技术提供的整体静电放电保护方案不需要对电源钳位电路的开启时间进行调整，不需要加大电源钳位电路的电荷释放能力，使得整体静电放电保护I/O电路的静电放电保护性能，在不增加面积的情况下得到有效地提高。下面结合附图和具体实施方式对本技术做进一步说明。附图说明图1是现有的静电放电保护I/O电路结构图。图2是本技术具体实施之一的新的静电放电保护I/O电路结构图。图3是本技术具体实施之二的新的静电放电保护I/O电路结构图。具体实施方式参看图2，为本技术具体实施之一的新的静电放电保护I/O电路结构图。如图2所示，该新的静电放电保护I/O电路200包括静电放电保护器件201、I/O输出驱动电路202、I/O逻辑电路203、电源钳位电路204和局部ESD缓冲电路205。静电放电保护I/O电路的输入端通过P型ESD器件连接到电源线，并且静电放电保护I/O电路的输入端通过N型ESD器件连接到地线，电源线和地线之间连接电源钳位电路，I/O输出驱动电路所在第一支路的电源通过局部ESD缓冲电路连接到电源线，I/O逻辑电路所在的第二支路的电源通过局部ESD缓冲电路连接到电源线，I/O输出驱动电路所在第一支路和I/O逻辑电路所在第二支路的地线都连接到静电放电保护I/O电路的地线；当产生静电脉冲时，通过静电放电保护器件201形成放电通路，将I/O上的静电电荷传输到电源线或者地线上。以传输到电源线上的正向静电电荷为例，I/O驱动输出电路202所在的支路1和I/O逻辑电路203所在的支路2会形成两条放电支路，电源钳位电路204没有开启之前，在局部ESD缓冲电路205的作用下，静电电荷通过支路1和支路2路径的放电电流不会很大，使得I/O输出驱动电路202和I/O逻辑电路203中的器件达到二次击穿前，有足够的时间使得电源钳位电路204开启，将电源线上的静电电荷通过电源钳位电路204释放掉，使得I/O输出驱动电路202和I/O逻辑电路203局部电源线上的电压恢复到安全范围。参看图3，为本技术具体实施之二的新的静电放电保护I/O电路结构图。本专利技术的一种具体实施方案，如图3所示，由二极管D1和GGNMOS连接的NMOS晶体管组成静电放电保护器件301，局部ESD缓冲电路305由电阻R1和电容C1实现。静电放电保护器件D1、静电放电保护器件GGNMOS、局部ESD缓冲电路和电源钳位电阻组成I/O电路的完整的静电放电保护系统，电阻R1和电容C1组成局部ESD缓冲电路。本技术并不限于上文讨论的实施方式。基于本技术启示的显而易见的变换或替代也应当被认为落入本实本文档来自技高网...

【技术保护点】
1.一种新的静电放电保护I/O电路，其特征在于，所述静电放电保护I/O电路包括ESD保护器件、I/O输出驱动电路、I/O逻辑电路、电源钳位电路和局部ESD缓冲电路，ESD保护器件包括P型ESD器件和N型ESD器件，其中，静电放电保护I/O电路的输入端通过P型ESD器件连接到电源线，并且静电放电保护I/O电路的输入端通过N型ESD器件连接到地线，电源线和地线之间连接电源钳位电路，I/O输出驱动电路所在第一支路的电源通过局部ESD缓冲电路连接到电源线，I/O逻辑电路所在的第二支路的电源通过局部ESD缓冲电路连接到电源线，I/O输出驱动电路所在第一支路和I/O逻辑电路所在第二支路的地线都连接到静电放电保护I/O电路的地线；静电放电保护I/O电路工作时，静电放电保护I/O电路产生静电脉冲，通过ESD保护器件形成放电通路，将静电放电保护I/O电路上的静电电荷传输到电源线或者地线上，I/O驱动输出电路所在的第一支路和I/O逻辑电路所在的第二支路会形成两条放电支路，电源钳位电路没有开启之前，在局部ESD缓冲电路的作用下，静电电荷通过第一支路和第二支路路径的放电电流不会很大，使得I/O输出驱动电路和I/O逻辑电路中的器件达到二次击穿前，有足够的时间使得电源钳位电路开启，将电源线上的静电电荷通过电源钳位电路释放掉，使得I/O输出驱动电路和I/O逻辑电路局部电源线上的电压恢复到安全范围。...

【技术特征摘要】
1.一种新的静电放电保护I/O电路，其特征在于，所述静电放电保护I/O电路包括ESD保护器件、I/O输出驱动电路、I/O逻辑电路、电源钳位电路和局部ESD缓冲电路，ESD保护器件包括P型ESD器件和N型ESD器件，其中，静电放电保护I/O电路的输入端通过P型ESD器件连接到电源线，并且静电放电保护I/O电路的输入端通过N型ESD器件连接到地线，电源线和地线之间连接电源钳位电路，I/O输出驱动电路所在第一支路的电源通过局部ESD缓冲电路连接到电源线，I/O逻辑电路所在的第二支路的电源通过局部ESD缓冲电路连接到电源线，I/O输出驱动电路所在第一支路和I/O逻辑电路所在第二支路的地线都连接...

【专利技术属性】
技术研发人员：武晓伟，马继荣，陆小勇，于海霞，唐明，
申请(专利权)人：紫光同芯微电子有限公司，
类型：新型
国别省市：北京,11