具有肖特基二极管的FINFET ESD装置制造方法及图纸

本发明专利技术涉及具有肖特基二极管的FINFET ESD装置，其揭示一种鳍式场效晶体管(FinFET)ESD装置。该装置可包括：一衬底；在该衬底上方的一硅控整流器(SCR)，该SCR包括：在该衬底上方的一p型阱区；在该衬底上方侧向抵接该p型阱区的一n型阱区；在该p型阱区上方的一第一P+掺杂区；在该p型阱区上方的一第一N+掺杂区；以及在该p型阱区上方的一第二N+掺杂区；以及电性耦合至该n型阱区的一肖特基二极管，其中，该肖特基二极管跨越该n型阱区与该p型阱区，以及其中，该肖特基二极管控制该第二N+掺杂区与该n型阱区间的静电放电(ESD)。

FINFET ESD device with Schottky diode

The invention relates to a FINFET ESD device with Schottky diodes, which discloses a fin field effect transistor (FinFET) ESD device. The device may include: a substrate; a silicon controlled rectifier (SCR) above the substrate, which comprises: a p-type well region above the substrate; a n-type well region overlapping the p-type well region laterally on the substrate; a first P+ doping region above the p-type well region; and a first N+ doping region above the p-type well region; and A second N+ doped region above the p-well region and a Schottky diode electrically coupled to the N-well region, wherein the Schottky diode crosses the N-well region and the p-well region, and in which the Schottky diode controls the electrostatic discharge (ESD) between the second N+ doped region and the N-well region.

【技术实现步骤摘要】
具有肖特基二极管的FINFETESD装置
揭示于本文的申请目标涉及集成电路装置。更特别的是，本申请目标涉及用以管理鳍式场效晶体管(FinFET)结构中的静电放电(ESD)的电路。
技术介绍
随着集成电路技术进化，电路装置，包括用来制作该等装置制程技术，已变得越来越小。将电路挤在这些先进装置中会增加ESD的发生率，或静电从主体表面到装置的放电。ESD问题与用于形成集成电路装置的两种制程以及终端使用者的环境有关，在此触觉已增加用户与装置的互动程度。
技术实现思路
第一方面包括一种鳍式场效晶体管(FinFET)静电放电(ESD)装置，该装置包含：一衬底；在该衬底上方的一硅控整流器(SCR)，该SCR包括：在该衬底上方的一p型阱区，在该衬底上方侧向抵接该p型阱区的一n型阱区，在该p型阱区上方的一第一P+掺杂区，以及在该p型阱区上方的一第一N+掺杂区，在该p型阱区上方的一第二N+掺杂区；以及电性耦合至该n型阱区的一肖特基二极管，其中该肖特基二极管跨越该n型阱区与该p型阱区，以及其中该肖特基二极管控制该第二N+掺杂区与该n型阱区之间的静电放电(ESD)。第二方面系有关于一种鳍式场效晶体管(FinFET)静电放电(ESD)装置，包含：包括一p型阱区及一n型阱区的一衬底，其中该p型阱区毗邻该n型阱区；一肖特基二极管，在该n型阱区上方且与其电性耦合以形成一硅控整流器(SCR)，该硅控整流器包括：在该p型阱区内形成一阱分接头(welltap)的一P+掺杂区，在该p型阱区内形成一漏极的一第一N+掺杂区，形成一源极的一第二N+掺杂区，以及其中该肖特基二极管电性耦合至该n型阱区且跨越该n型阱区与该p型阱区，以及其中该肖特基二极管控制该第二N+掺杂区与该n型阱区之间的静电放电(ESD)。第三方面系有关于一种鳍式场效晶体管(FinFET)静电放电(ESD)装置，包含：包括一p型阱区及一n型阱区的一衬底，其中该p型阱区毗邻该n型阱区，以及其中该n型阱区包含一漏极；侧向抵接该n型阱区的该漏极的一肖特基二极管，该肖特基二极管与该n型阱区电性耦合以形成一硅控整流器(ISCR)，该硅控整流器包括：在该p型阱区内形成一阱分接头的一P+掺杂区，在该p型阱区内形成一源极的一第一N+掺杂区，形成一漏极的一第二N+掺杂区，以及其中该肖特基二极管电性耦合至该n型阱区且跨越该n型阱区与该p型阱区，以及其中该肖特基二极管控制该第二N+掺杂区与该n型阱区之间的静电放电(ESD)。附图说明由以下本揭示内容各方面结合描绘本揭示各种具体实施例的附图的详细说明可更加明白本揭示内容以上及其他的特征。图1根据本揭示内容的具体实施例图标有FinFET装置的IC结构的横截面图。图2根据本揭示内容的具体实施例图标FinFET装置的电流-电压曲线图。图3根据本揭示内容的具体实施例图标FinFET装置的电流-电压曲线图。图4根据本揭示内容的具体实施例图标有FinFET装置的IC结构的横截面图。应注意，本揭示内容的附图不一定按比例绘制。附图旨在仅仅描绘本揭示内容的典型方面，因此不应被视为用来限制本揭示内容的范畴。附图中，类似的组件用相同的组件符号表示。主要组件符号说明：100FinFET静电放电(ESD)装置、装置102肖特基二极管104n型阱区106p型阱区108半导体衬底110装置112P+掺杂区、(p型)衬底114第一鳍片N+掺杂区、第一N+掺杂区116第二N+掺杂区118绝缘沟槽、第一沟槽、浅绝缘沟槽120绝缘沟槽、第二沟槽121栅极122绝缘沟槽、第三沟槽124鳍片、栅极125金属接触、接触126源极侧150电力钳位器200比较曲线图300曲线图400FinFETEDS装置402肖特基二极管404n型阱区406p型阱区410FinFET装置412P+掺杂区414第二N+掺杂区414第一N+掺杂区416第一N+掺杂区、N+掺杂区416第二N+掺杂区418浅绝缘沟槽420隔离沟槽422隔离沟槽424金属接触424栅极425金属接触426漏极侧。具体实施方式在以下说明中，参考形成其一部分且举例图示可实施本专利技术教导的特定示范具体实施例的附图。充分详述这些具体实施例使得本领域技术人员能够实施本专利技术教导，且应了解，可使用其他具体实施例及做出改变而不脱离本专利技术教导的范畴。因此，以下说明仅供图解说明。应了解，描述于本文的各种制程步骤可用相同的方式实施及/或稍微修改以用除硅层外的形式体现半导体组件。此外，半导体组件可为由接合至埋藏绝缘层且位于其上面的半导体材料层构成的单一绝缘体上覆半导体(SOI)衬底的其余部分，如他处所述。如本文所述，用于减少ESD电压位准的习知结构已不够。本揭示内容的具体实施例包括一种装置，其具有一或更多肖特基二极管以保护ESD节点免受害于超过装置的公差位准的电压。肖特基二极管(也称为“肖特基障壁二极管”)是在金属与半导体材料之间的接面形成。金属直接毗邻半导体材料的位置可允许在装置操作期间在边界表面形成耗尽区。肖特基二极管的电流-电压性质取决于外加电压的极性。如本文所使用的，‘阱分接头’用来防止闩锁(latch-up)且设置在集成电路中彼此有适当的距离。各阱分接头为将集成电路的阱区耦合至电源的导电引线，以及各衬底分接头(substratetap)为将集成电路的衬底区耦合至接地的导电引线。各自将阱区及衬底区耦合至电源及接地可减少衬底电阻，因而产生要被移除的正回馈。另外使用于本文的是，欧姆接触或‘欧姆接触沟槽’被定义为多数载子可从一材料至另一材料畅通地转移者，亦即，接触不限制电流。实现此一接触的方式是通过够重地掺杂半导体使得穿遂(tunneling)成为有可能。形成根据本揭示内容的一或更多装置可包括：在半导体衬底上形成互相直接侧向毗邻的p型阱与n型阱。如图1所示，p型阱可被在其中的3个绝缘沟槽118、120、122分割。p型阱区可包括在第一及第二沟槽118、120之间的P+掺杂区112，在第二沟槽120的邻侧上的第一N+掺杂区，以及在栅极121的反侧上紧邻第三沟槽122的第二N+掺杂区116。从而，这些结构可界定在finFET结构内的肖特基二极管102，致使，例如，在不使用任何额外加工掩膜下形成肖特基二极管102，这在习知结构可能需要。电力钳位器(powerclamp)150(以虚线图示)可视需要与本揭示内容的具体实施例一起使用。如本技艺所理解的，电力钳位器150为通过移动其直流值使讯号的正或者是负的峰值偏离(peakexcursion)固定于定义值的电子电路，以及通用钳位电路的整体结构由3个部件组成：钳位装置、延迟组件及侦测组件。SCR的P-N-P-N开关可包括(p型)衬底112、n型阱区104、p型阱区106及带负电的栅极121。图1根据本揭示内容的一具体实施例特别图示FinFET静电放电(ESD)装置(以下简称“装置”)100的横截面图。装置100包括半导体衬底108，它可由在毗邻n型阱区104的p型阱区106底下的块硅或掺杂硅构成。半导体衬底108可包括但不限于：硅、锗、硅锗、碳化硅、以及实质由有由公式AlX1GaX2InX3AsY1PY2NY3SbY4界定的组合物的一或更多III-V化合物半导体组成者，在此X1、X2、X3、Y1、Y2、Y3及Y4为相对比本文档来自技高网...

【技术保护点】
1.一种鳍式场效晶体管(FinFET)静电放电(ESD)装置，该装置包含：一衬底；在该衬底上方的一硅控整流器(SCR)，该硅控整流器包括：在该衬底上方的一p型阱区，在该衬底上方侧向抵接该p型阱区的一n型阱区，在该p型阱区上方的一第一P+掺杂区，在该p型阱区上方的一第一N+掺杂区，在该p型阱区上方的一第二N+掺杂区，以及形成于该n型阱区中的一肖特基二极管，其中，该肖特基二极管跨越该n型阱区与该p型阱区，以及其中，该肖特基二极管控制该第二N+掺杂区与该n型阱区间的静电放电(ESD)。

【技术特征摘要】
2017.02.08 US 15/427,1281.一种鳍式场效晶体管(FinFET)静电放电(ESD)装置，该装置包含：一衬底；在该衬底上方的一硅控整流器(SCR)，该硅控整流器包括：在该衬底上方的一p型阱区，在该衬底上方侧向抵接该p型阱区的一n型阱区，在该p型阱区上方的一第一P+掺杂区，在该p型阱区上方的一第一N+掺杂区，在该p型阱区上方的一第二N+掺杂区，以及形成于该n型阱区中的一肖特基二极管，其中，该肖特基二极管跨越该n型阱区与该p型阱区，以及其中，该肖特基二极管控制该第二N+掺杂区与该n型阱区间的静电放电(ESD)。2.如权利要求1所述的装置，其特征在于，该肖特基二极管包括一金属半导体材料。3.如权利要求1所述的装置，其特征在于，该衬底为p型掺杂。4.如权利要求1所述的装置，其特征在于，该衬底为块硅。5.如权利要求1所述的装置，其特征在于，该硅控整流器包括一PNPN开关。6.如权利要求5所述的装置，其特征在于，有该P+掺杂区的该PNPN开关对于该第二N+掺杂区维持在一正电位。7.如权利要求1所述的装置，其特征在于，该肖特基二极管侧向抵接该硅控整流器的一漏极。8.如权利要求1所述的装置，进一步包含在多个p型阱区与多个n型阱区中的每一者上面由N+掺杂区及P+掺杂区组成的数个附加集合。9.一种鳍式场效晶体管(FinFET)静电放电(ESD)装置，包含：包括一p型阱区及一n型阱区的一衬底，其中，该p型阱区毗邻该n型阱区；一肖特基二极管，在该n型阱区上方且与其电性耦合以形成一硅控整流器(SCR)，该硅控整流器包括：在该p型阱区内形成一阱分接头的一P+掺杂区，在该p型阱区内形成一漏极的一第一N+掺杂区，形成一源极的一第二N+掺杂区，以及其中，该肖特基二极管电性耦合至该n型阱区且跨越该n型阱区与该p型阱区，以及其中，该肖特基二极管...

【专利技术属性】
技术研发人员：李建兴，马哈德瓦尔·纳塔拉恩，曼约纳塔·普拉布，
申请(专利权)人：格芯公司，
类型：发明
国别省市：开曼群岛,KY