用于系统级封装的防静电装置制造方法及图纸

本实用新型专利技术涉及一种用于系统级封装的防静电装置，包括：Si衬底(101)；器件区，设置于所述Si衬底(101)内，包括纵向结构的SCR管(102)和隔离区(103)，所述隔离区(103)设置于所述SCR管(102)两侧且上下贯通所述Si衬底(101)；第一TSV区(104)和第二TSV区(105)，设置于所述Si衬底(101)内且位于所述器件区两侧且上下贯通所述Si衬底(101)；互连线，设置于所述Si衬底(101)上用于串行连接所述第一TSV区(104)的第一端面、所述SCR管(102)和所述第二TSV区(105)的第二端面；铜凸点(106)；设置于所述第一TSV区(104)的第二端面和所述第二TSV区(105)的第二端面上。本实用新型专利技术提供的TSV转接板通过在TSV转接板上加工ESD防护器件SCR管，增强了层叠封装芯片的抗静电能力。

【技术实现步骤摘要】
用于系统级封装的防静电装置
本技术属半导体集成电路
，特别涉及一种用于系统级封装的防静电装置。
技术介绍
基于硅通孔(Through-SiliconVia，简称TSV)的三维封装(3D-TSV)具有高速互连、高密度集成、小型化等特点，同时表现出同质和异质功能整合等优点，成为近年来半导体技术最热门的研究方向之一。尽管3D-TSV封装技术具有诸多优势，但目前仍存在一些不利因素制约3D-TSV集成封装技术的发展。其中，三维堆叠时抗静电能力是影响3D-TSV集成封装技术的发展的一个重要因素；由于不同芯片的抗静电能力不同，在三维堆叠时抗静电能力弱的芯片会影响到封装后整个系统的抗静电能力，静电放电(Electro-StaticDischarge,简称ESD)指短的持续时间内的大电流放电现象。ESD会降低或毁坏集成电路中的分立器件如晶体管、二极管、电感器、电容和电阻器。电压和电流尖峰都可以击穿在单个半导体器件中的多个部分中的电介质或掺杂区，由此使得整个器件或甚至整个芯片完全或部分不能工作，在过去数十年中，集成电路(IC)已以难以置信的速率缩小，且将可能继续缩小。随着晶体管在大小上缩小，在晶体本文档来自技高网...

【技术保护点】
1.一种用于系统级封装的防静电装置，其特征在于，包括：Si衬底(101)；器件区，设置于所述Si衬底(101)内，包括纵向结构的SCR管(102)和隔离区(103)，所述隔离区(103)设置于所述SCR管(102)两侧且上下贯通所述Si衬底(101)；第一TSV区(104)和第二TSV区(105)，设置于所述Si衬底(101)内且位于所述器件区两侧，上下贯通所述Si衬底(101)；铜互连线，设置于所述Si衬底(101)上用于串行连接所述第一TSV区(104)的第一端面、所述SCR管(102)和所述第二TSV区(105)的第二端面；铜凸点(106)，设置于所述第一TSV区(104)的第二端面和所...

【技术特征摘要】
1.一种用于系统级封装的防静电装置，其特征在于，包括：Si衬底(101)；器件区，设置于所述Si衬底(101)内，包括纵向结构的SCR管(102)和隔离区(103)，所述隔离区(103)设置于所述SCR管(102)两侧且上下贯通所述Si衬底(101)；第一TSV区(104)和第二TSV区(105)，设置于所述Si衬底(101)内且位于所述器件区两侧，上下贯通所述Si衬底(101)；铜互连线，设置于所述Si衬底(101)上用于串行连接所述第一TSV区(104)的第一端面、所述SCR管(102)和所述第二TSV区(105)的第二端面；铜凸点(106)，设置于所述第一TSV区(104)的第二端面和所述第二TSV区(105)的第二端面上。2.根据权利要求1所述的防静电装置，其特征在于，所述互连线包括第一互连线和第二互连线。3.根据权利要求2所述的防静电装置，其...

【专利技术属性】
技术研发人员：张捷，
申请(专利权)人：西安科锐盛创新科技有限公司，
类型：新型
国别省市：陕西,61