沟槽型屏蔽栅功率器件的工艺方法技术

本发明专利技术公开了一种沟槽型屏蔽栅功率器件的工艺方法，包含：第一步，在衬底上刻蚀沟槽，淀积介质层并进行第一次多晶硅淀积及刻蚀；第二步，对第一次多晶硅在无光刻胶定义的情况下进行第二次刻蚀；第三步，进行高密度等离子体氧化膜淀积；第四步，对高密度等离子体氧化膜进行CMP；第五步，再对高密度等离子体氧化膜回刻；第六步，进行中间氧化层湿法刻蚀；第七步，形成栅氧化层及多晶硅淀积；第八步，进行体区注入；第九步，进行源区注入、制作接触的后续工艺。本发明专利技术能改善器件的VTH分布。

Process method of groove type shielding grid power device

The invention discloses a process method for trench type shielded gate power device, which comprises the following steps: first, etching trenches on the substrate, depositing dielectric layer and the first polysilicon deposition and etching; second, etching the first polysilicon without the definition of photoresist; third, high density. Plasma oxidation film deposition; the fourth step, high-density plasma oxidation film CMP; the fifth step, and then high-density plasma oxidation film etching; the sixth step, the intermediate oxide layer wet etching; the seventh step, the formation of gate oxide and polysilicon deposition; the eighth step, bulk injection; the ninth step, the source. The subsequent process of injection and contact production. The invention can improve the VTH distribution of the device.

【技术实现步骤摘要】
沟槽型屏蔽栅功率器件的工艺方法
本专利技术涉及半导体器件及制造领域，特别是指一种沟槽型屏蔽栅功率器件的工艺方法。
技术介绍
如图1所示，沟槽型屏蔽栅功率器件产品的基本工艺为：在沟槽刻蚀完成并淀积好多晶硅后，多晶硅poly1进行第一次刻蚀，刻蚀终止在晶圆表面；再进行多晶硅poly2的第二次刻蚀，在光刻胶的定义下，刻蚀深度深入到衬底深1～1.5μm以下；进行高密度等离子体淀积HDP填充沟槽；再进行CMP，保留HDP膜厚在硅片表面以上进行中间氧化膜湿法刻蚀，在光刻胶的定义下，刻蚀深度在衬底表面以下0.8～1.2μm左右；沟槽内氧化膜淀积，多晶硅淀积及回刻；体区、源区注入；形成接触等后续工艺。在基本工艺下，为了避免在中间氧化膜湿法刻蚀时刻蚀到多晶硅poly1侧壁的氧化层，多晶硅poly1连接区域保留厚度约的氧化层。poly1连接区域保留的的氧化层，因成膜及CMP的工艺波动，WIW(withinwafer，晶片面内)、WTW(wafertowafer，晶片之间)差异非常大。该氧化层的厚度波动影响poly1连接区域的体区注入，从而造成阈值电压VTH不稳定。沟槽型屏蔽栅功率器件产品VTH分布分散，VTH目标3V，而实际面内误差就有1V。
技术实现思路
本专利技术所要解决的技术问题在于提供一种沟槽型屏蔽栅功率器件的工艺方法，形成的器件具有稳定集中的阈值电压。为解决上述问题，本专利技术所述的沟槽型屏蔽栅功率器件的工艺方法，包含：第一步，在衬底上刻蚀沟槽，淀积介质层并进行第一次多晶硅淀积及刻蚀；第二步，对第一次多晶硅在无光刻胶定义的情况下进行第二次刻蚀；第三步，进行高密度等离子体氧化膜淀积；第四步，对高密度等离子体氧化膜进行CMP；第五步，再对高密度等离子体氧化膜回刻；第六步，进行中间氧化膜湿法刻蚀；第七步，形成栅氧化层及多晶硅淀积；第八步，进行体区注入；第九步，进行源区注入、制作接触的后续工艺。进一步地，所述第一步中，第一次多晶硅刻蚀，刻蚀终点为晶圆表面。进一步地，所述第二步中，第二次刻蚀为无光刻胶的普遍刻蚀，连接区域与管芯区域同步刻蚀，刻蚀深度为深入衬底1～1.5μm以下。进一步地，所述第四步中，CMP后保留的膜厚为进一步地，所述第五步中，回刻采用湿法回刻，按照CMP后残膜厚度自动调整湿法刻蚀的条件，刻蚀后氧化膜表面与衬底表面高度差为进一步地，所述第六步中，中间氧化膜湿法刻蚀是在光刻胶定义下，刻蚀深度为距衬底表面0.8～1.2μm以下。本专利技术所述的沟槽型屏蔽栅功率器件的工艺方法，在对第一次多晶硅进行刻蚀时，连接区域无遮挡，与管芯区域同步刻蚀到沟槽内，HDPCMP之后追加湿法刻蚀到硅表面，连接区域深入到沟槽内与源极接触，改善器件的VTH分布。附图说明图1是传统工艺中采用光刻胶保护连接区域的氧化膜的示意图。图2是传统该工艺中去除光刻胶后氧化膜的残留示意图。图3～11是本专利技术工艺步骤示意图。图12是基于传统工艺以及本专利技术工艺下的器件的VTH分布箱形图。图13是本专利技术工艺步骤流程图。附图标记说明1是多晶硅，2是氧化膜，3是HDP氧化膜，4是光刻胶，5是栅氧化层能，6是多晶硅栅极，7是体区，8是接触孔。具体实施方式本专利技术所述的沟槽型屏蔽栅功率器件的工艺方法，步骤分别对应图3～图11所示，包含：第一步，在衬底上刻蚀沟槽，淀积介质层并进行第一次多晶硅淀积及刻蚀；刻蚀终点为晶圆表面。第二步，对第一次多晶硅在无光刻胶定义的情况下进行第二次刻蚀；第二次刻蚀为无光刻胶的普遍刻蚀，连接区域与管芯区域同步刻蚀，刻蚀深度为深入衬底1～1.5μm以下。第三步，进行高密度等离子体氧化膜淀积。第四步，对高密度等离子体氧化膜进行CMP，CMP后保留的膜厚为第五步，再对高密度等离子体氧化膜回刻，回刻采用湿法回刻，按照CMP后残膜厚度自动控制湿法刻蚀的条件，刻蚀后氧化膜表面与衬底表面高度差为第六步，进行中间氧化膜湿法刻蚀；中间氧化膜湿法刻蚀是在光刻胶定义下，刻蚀条件固定，刻蚀深度为距衬底表面0.8～1.2μm以下。第七步，形成栅氧化层及多晶硅淀积。第八步，进行体区注入。第九步，进行源区注入、制作接触的后续工艺。通过上述工艺，本专利技术的连接区域是深入沟槽内与源区接触。体区的注入对VTH影响有限。通过如图12所示的箱形图，图中竖实线左侧为传统工艺下的器件的VTH分布，其最高高于3.2V，最低接近2.1V，整个VTH较为分散，而采用本专利技术形成的器件，VTH分布更加稳定集中，如竖实线右侧的箱形图所示，其VTH最高与最低相差仅为0.5V而且分布较为集中。以上仅为本专利技术的优选实施例，并不用于限定本专利技术。对于本领域的技术人员来说，本专利技术可以有各种更改和变化。凡在本专利技术的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本专利技术的保护范围之内。本文档来自技高网...

【技术保护点】
1.一种沟槽型屏蔽栅功率器件的工艺方法，其特征在于：包含如下的工艺步骤：第一步，在衬底上刻蚀沟槽，淀积介质层并进行第一次多晶硅淀积及刻蚀；第二步，对第一次多晶硅在无光刻胶定义的情况下进行第二次刻蚀；第三步，进行高密度等离子体氧化膜淀积；第四步，对高密度等离子体氧化膜进行CMP；第五步，再对高密度等离子体氧化膜回刻；第六步，进行中间氧化层湿法刻蚀；第七步，形成栅氧化层及多晶硅淀积；第八步，进行体区注入；第九步，进行源区注入、制作接触的后续工艺。

【技术特征摘要】
1.一种沟槽型屏蔽栅功率器件的工艺方法，其特征在于：包含如下的工艺步骤：第一步，在衬底上刻蚀沟槽，淀积介质层并进行第一次多晶硅淀积及刻蚀；第二步，对第一次多晶硅在无光刻胶定义的情况下进行第二次刻蚀；第三步，进行高密度等离子体氧化膜淀积；第四步，对高密度等离子体氧化膜进行CMP；第五步，再对高密度等离子体氧化膜回刻；第六步，进行中间氧化层湿法刻蚀；第七步，形成栅氧化层及多晶硅淀积；第八步，进行体区注入；第九步，进行源区注入、制作接触的后续工艺。2.如权利要求1所述的沟槽型屏蔽栅功率器件的工艺方法，其特征在于：所述第一步中，第一次多晶硅刻蚀，刻蚀终点为晶圆表面。3.如权利要求1所述的沟...

【专利技术属性】
技术研发人员：周颖，陈正嵘，张辉，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31