半导体器件制造技术

一种半导体器件包括在半导体衬底上的多个单元栅电极。单元栅电极的端部包括在平行于半导体衬底的表面的方向上延伸的台阶状的垫区域。垂直结构在半导体衬底上并穿过所述多个单元栅电极。垂直结构分别包括沟道层。上外围晶体管设置在半导体衬底上。上外围晶体管包括在比所述多个单元栅电极的水平更高的水平处的上外围栅电极、穿过上外围栅电极并电连接到垫区域的主体图案、以及在上外围栅电极与主体图案之间的栅极电介质层。

【技术实现步骤摘要】
半导体器件
专利技术构思涉及半导体器件。
技术介绍
为了提高半导体器件的集成度，已经研发了包括在垂直于衬底的方向上对准的字线的NAND闪存器件。
技术实现思路
专利技术构思的方面提供了半导体器件的用于提高集成度的结构。根据专利技术构思的一些示例实施方式，一种半导体器件包括半导体衬底、在半导体衬底上的多个单元栅电极、在半导体衬底上的垂直结构、以及在半导体衬底上的上外围晶体管。所述多个单元栅电极可以一个堆叠在另一个的顶部上并在平行于半导体衬底的表面的方向上延伸。所述多个单元栅电极可以包括在所述多个单元栅电极的端部处以台阶方式布置的垫区域。垂直结构可以穿过所述多个单元栅电极。垂直结构可以分别包括沟道层。上外围晶体管可以包括在比所述多个单元栅电极的水平更高的水平处的上外围栅电极、穿过上外围栅电极并电连接到垫区域的主体图案、以及在上外围栅电极与主体图案之间栅极电介质层。根据专利技术的一些示例实施方式，一种半导体器件包括半导体衬底、在半导体衬底上的存储单元阵列、以及在半导体衬底上的外围电路。存储单元阵列可以包括第一字线和垂直结构。第一字线可以在垂直于半导体衬底的表面的方向上一个堆叠在另一个的顶部上。垂直结构可以穿过第一字线。垂直结构可以分别包括沟道层和连接到沟道层的上部区域的漏极。第一字线可以包括在第一字线的端部处的台阶状的第一垫区域。台阶状的第一垫区域可以在平行于半导体衬底的表面的方向上延伸。外围电路可以包括电连接到垫区域的上电路。上电路可以包括在比第一字线的水平更高的水平处的上外围栅电极。上电路可以包括穿过上外围栅电极并电连接到台阶状的第一垫区域的主体图案。上电路可以包括在上外围栅电极与主体图案之间的上栅极电介质层。根据专利技术构思的一些示例实施方式，一种半导体器件包括衬底、在衬底上一个堆叠在另一个的顶部上并在关于衬底的顶表面的垂直方向上彼此间隔开的多条字线、在垂直方向上延伸穿过所述多条字线的一部分的多个垂直结构、下接触插塞、在下接触插塞上的上外围晶体管、以及在上外围晶体管上的上外围布线。所述多条字线的宽度可以随着所述多条字线离衬底的顶表面的距离增大而减小。所述多条字线可以包括在所述多条字线的端部处的台阶状的垫区域。下接触插塞可以在所述多条字线的台阶状的垫区域上。下接触插塞可以在垂直方向上延伸。附图说明专利技术构思的以上及另外的方面、特征和效果将由以下结合附图的详细描述被更清楚地理解，附图中：图1是根据一些示例实施方式的半导体器件的示意性框图；图2是示出根据一些示例实施方式的半导体器件的视图；图3A和3B是示出根据一些示例实施方式的半导体器件的剖视图；图4A是示出根据一些示例实施方式的半导体器件的一示例的局部放大图；图4B是示出根据一些示例实施方式的半导体器件的一修改示例的局部放大图；图5A是示出根据一些示例实施方式的半导体器件的一示例的局部放大图；图5B是示出根据一些示例实施方式的半导体器件的一修改示例的局部放大图；图6是示出根据一些示例实施方式的半导体器件的一修改示例的局部放大图；图7A、7B、8A、8B、9A、9B和9C是示出根据一些示例实施方式的半导体器件的各种示例的透视图；图10是示出根据一些示例实施方式的半导体器件的视图；图11是示出根据一些示例实施方式的半导体器件的剖视图；图12A、12B和12C是示出根据一些示例实施方式的半导体器件的各种示例的透视图；图13是示出根据一些示例实施方式的半导体器件的视图；图14是示出根据一些示例实施方式的半导体器件的剖视图；图15和16是示出根据一些示例实施方式的半导体器件的各种示例的透视图；图17是示出根据一些示例实施方式的半导体器件的视图；图18和19是示出根据一些示例实施方式的半导体器件的各种示例的透视图；图20是示出形成根据一些示例实施方式的半导体器件的方法的一示例的工艺流程图；图21A至21D是示出形成根据一些示例实施方式的半导体器件的方法的一示例的剖视图；图22是示出形成根据一些示例实施方式的半导体器件的方法的一示例的工艺流程图；以及图23A至23D是示出形成根据一些示例实施方式的半导体器件的方法的一示例的剖视图。具体实施方式图1是根据一些示例实施方式的半导体器件的示意性框图。参照图1，根据一些示例实施方式的半导体器件1可以包括存储单元阵列2、行解码器电路区3和核心逻辑电路区6。核心逻辑电路区6可以包括读/写电路4和控制电路5。存储单元阵列2可以包括布置成多个行和列的多个存储单元。存储单元阵列2中包括的所述多个存储单元可以被分成多个存储块。所述多个存储块中的每个存储块可以包括多条字线WL、多条串选择线SSL、多条接地选择线GSL、多条位线BL和至少一条公共源线CSL。存储单元阵列2中包括的所述多个存储单元MC可以通过字线WL、公共源线CSL、串选择线SSL、接地选择线GSL等连接到行解码器电路区3，并且可以通过位线BL连接到读/写电路4。在一些示例实施方式中，布置在相同的行中的多个存储单元可以连接到相同的字线WL，布置在相同的列中的多个存储单元可以连接到相同的位线BL。行解码器电路区3可以从外部源接收地址数据ADDR，并且接收到的地址数据ADDR可以被解码以确定向连接到存储单元阵列2的字线WL、公共源线CSL、串选择线SSL和接地选择线GSL中的至少一部分供应的电压。读/写电路4可以根据从控制电路5接收的命令而选择连接到存储单元阵列2的位线BL中的至少一部分。读/写电路4可以读取连接到至少一些所选择的位线BL的存储单元中存储的数据，和/或可以将数据写入到连接于至少一些所选择的位线BL的存储单元。读/写电路4可以包括诸如页缓冲器、输入/输出缓冲器、数据锁存器等的电路，以便执行上述操作。控制电路5可以响应于从外部源发送的控制信号CTRL以控制行解码器电路区3和读/写电路4的操作。当存储单元阵列2中存储的数据被读取时，控制电路5可以控制行解码器电路区3的操作，以将用于读取操作的电压供应到其中存储待读取的数据的字线WL。当用于读取操作的电压被供应到特定字线WL时，控制电路5可以控制读/写电路4读取连接到用于读取操作的电压供应到其的字线WL的存储单元中存储的数据。同时，当数据被写入到存储单元阵列2时，控制电路5可以控制行解码器电路区3的操作，以将用于写入操作的电压供应到用户期望将数据写入到其的字线WL。当用于写入操作的电压被供应到特定字线WL时，控制电路5可以控制读/写电路4将数据写入到连接于用于写入操作的电压供应到其的字线WL的存储单元。存储单元阵列2可以包括三维地布置在衬底上的多个存储单元、以及电连接到存储单元的字线和位线。例如，单元阵列可以包括多个NAND单元串，该NAND单元串可包括联接到公共源线的接地选择晶体管、联接到位线的串选择晶体管、以及设置在接地选择晶体管与串选择晶体管之间的多个存储单元，或者由联接到公共源线的接地选择晶体管、联接到位线的串选择晶体管、以及设置在接地选择晶体管与串选择晶体管之间的多个存储单元构成。例如，在一些示例实施方式中，NAND串可以垂直地取向，使得至少一个存储单元位于另一个存储单元之上。所述至少一个存储单元可以包括电荷俘获层。通过引用其全文被合并于此的以下专利文献描述了用于三维存储阵列的合适的配置，在该配置中三维存储阵列被配置成多个层级本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：半导体衬底；在所述半导体衬底上的多个单元栅电极，所述多个单元栅电极一个堆叠在另一个的顶部上并在平行于所述半导体衬底的表面的方向上延伸，所述多个单元栅电极包括在所述多个单元栅电极的端部处以台阶方式布置的垫区域；在所述半导体衬底上的垂直结构，所述垂直结构穿过所述多个单元栅电极，所述垂直结构分别包括沟道层；以及在所述半导体衬底上的上外围晶体管，所述上外围晶体管包括在比所述多个单元栅电极的水平更高的水平处的上外围栅电极、穿过所述上外围栅电极并电连接到所述垫区域的主体图案、以及在所述上外围栅电极与所述主体图案之间的栅极电介质层。

【技术特征摘要】
2016.12.09 KR 10-2016-01677451.一种半导体器件，包括：半导体衬底；在所述半导体衬底上的多个单元栅电极，所述多个单元栅电极一个堆叠在另一个的顶部上并在平行于所述半导体衬底的表面的方向上延伸，所述多个单元栅电极包括在所述多个单元栅电极的端部处以台阶方式布置的垫区域；在所述半导体衬底上的垂直结构，所述垂直结构穿过所述多个单元栅电极，所述垂直结构分别包括沟道层；以及在所述半导体衬底上的上外围晶体管，所述上外围晶体管包括在比所述多个单元栅电极的水平更高的水平处的上外围栅电极、穿过所述上外围栅电极并电连接到所述垫区域的主体图案、以及在所述上外围栅电极与所述主体图案之间的栅极电介质层。2.根据权利要求1所述的半导体器件，其中所述上外围栅电极与所述半导体衬底的表面之间的距离大于所述垂直结构的上表面与所述半导体衬底的所述表面之间的距离。3.根据权利要求1所述的半导体器件，还包括：在所述垫区域上的下接触插塞，其中所述下接触插塞和所述垫区域彼此接触以形成界面。4.根据权利要求3所述的半导体器件，其中所述下接触插塞的上表面彼此共面，以及所述下接触塞的所述上表面在比所述垂直结构的上表面的水平更高的水平处。5.根据权利要求3所述的半导体器件，还包括：在所述下接触插塞上的连接图案，其中所述连接图案将所述主体图案和所述下接触插塞彼此电连接。6.根据权利要求1所述的半导体器件，其中所述主体图案分别包括具有N型导电性的下杂质区和上杂质区、以及在所述下杂质区与所述上杂质区之间并具有P型导电性的沟道区，以及所述沟道区与所述上外围栅电极相对。7.根据权利要求1所述的半导体器件，还包括：在所述多个单元栅电极上的上栅电极。8.根据权利要求7所述的半导体器件，其中所述上栅电极和所述上外围栅电极共面。9.根据权利要求7所述的半导体器件，其中所述上栅电极的材料与所述上外围栅电极的材料相同。10.根据权利要求9所述的半导体器件，其中所述上栅电极的所述材料与所述多个单元栅电极的材料不同。11.一种半导体器件，包括：半导体衬底；在所述半导体衬底上的存储单元阵列，所述存储单元阵列包括第一字线和垂直结构，所述第一字线在垂直于所述半导体衬底的表面的方向上一个堆叠在另一个的顶部上，所述垂直结构穿过所述第一字线，所述垂直结构分别包括沟道层和连接到所述沟道层的上部区域的漏极，所述第一字线包括在所述第一字线的端部处的台阶状的第一垫区域，所述台阶状的第一垫区域在平行于所述半导体衬底的所述表面的方向上延伸；以及在所述半导体衬底上的外围电路，所述外围电路包括电连接到所述台阶状的第一垫区域的上电路，所述上电路包括在比所述第一字线的水平更高的水平处的上外围栅电极，所述上电路包括穿过所述上外围栅电极并电连接到所述台...

【专利技术属性】
技术研发人员：沈善一，崔升旭，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR