一种抗单粒子翻转的寄存器文件存储阵列写单元制造技术

本发明专利技术提出了一种抗单粒子翻转的寄存器文件存储阵列写单元,属于寄存器文件存储阵列写单元的抗辐照设计领域。抗单粒子翻转的寄存器文件存储阵列写单元由6选1多路选择单元、双稳态单元、12管双端写加固单元、双端写加固使能产生单元、第五反相器及第六反相器组成。本发明专利技术的抗单粒子翻转的寄存器文件存储阵列写单元使用了电路级加固技术，增加了双端写加固使能产生单元和12管双端写加固单元，实现了抗单粒子翻转的多端口寄存器文件的写存储单元，使用耦合的方式防止SEU，同时在版图设计将存储相同值的节点进行交叉布局，防止发生电荷共享。

Register file storage array write unit against single event upset

The invention proposes a register file memory array writing unit against single particle flip, which belongs to the field of anti radiation design of the register file memory array writing unit. The memory array writing unit for a single - particle flipping register file is composed of 6 selected 1 selection units, bistable units, 12 tube double end writing reinforcement units, and double end write reinforcement to generate energy generating units, fifth inverters and six inverters. The single particle flipping register file memory array writing unit uses the circuit level reinforcement technology to increase the dual end writing reinforcement, the energy generating unit and the 12 tube double end writing reinforcement unit, and realizes the writing storage unit of the multi port register file against the single particle flip, so that the SEU is prevented by the coupling method, and the layout is used in the layout. The design will store the same value of the nodes to cross layout to prevent charge sharing.

【技术实现步骤摘要】
一种抗单粒子翻转的寄存器文件存储阵列写单元
本专利技术属于寄存器文件存储阵列写单元的抗辐照设计领域，特别涉及一种抗单粒子翻转SEU(SingleEventUpset)的寄存器文件存储阵列写单元。
技术介绍
随着数字集成电路的发展和应用，集成电路的规模越来越大，复杂度愈来愈高，芯片的可靠性设计显得尤为重要。特别当某些特殊芯片的工作环境存在大量辐射时，电路设计的抗辐照加固成为必然的考虑因素，而寄存器文件作为CPU内核核心部件单元，其抗辐照功能的实现更是亟待解决。单粒子翻转SEU(SingleEventUpset)是FPGA中的一种容错技术。当具有足够转移能量的带电粒子击中芯片时，就有可能发生单粒子效应，从而引发信息丢失、功能失效等系统故障。瞬时效应主要导致存储单元中的位翻转，也称为单粒子翻转。寄存器文件是一种极端静态随机存储器SRAM(StaticRandomAccessMemory)，具有端口数目多、速度快、面积小等优点。SRAM作为CPU内核中的数据通路上的核心部件，为算术逻辑等功能部件提供并保存数据，其读、写操作关键电路的可靠性至关重要。抗辐照是当前电路可靠性设计的一大技术热点。随着工艺尺寸的日臻缩小，寄存器文件电路在提高芯片性能方面的作用日益显著，抗辐照寄存器文件写存储位片单元的实现方法随之成为寄存器文件设计中的一个热点和难点，而现有技术中缺乏成熟的、可靠的抗辐照寄存器文件写存储位片单元。
技术实现思路
针对上述缺陷，本专利技术提出了一种抗单粒子翻转的寄存器文件存储阵列写单元，该写单元包含6个写端口，它可以在单粒子轰击下正常工作，存储数据不会发生错误翻转。本专利技术提出的抗单粒子翻转的寄存器文件存储阵列写单元由6选1多路选择单元、双稳态单元、12管双端写加固单元、双端写加固使能产生单元、第五反相器及第六反相器组成，所述6选1多路选择单元的输入端口作为所述存储阵列写单元的输入端口，所述6选1多路选择单元的输出端口bit和bit_n与所述双稳态单元的输入端口连接，所述双稳态单元的输出端口与所述第五反相器的输入端口连接，所述双稳态单元的输出端口、所述第五反相器的输出端口和所述双端写加固使能产生单元的输出端口同时与所述12管双端写加固单元的输入端口连接，所述12管双端写加固单元的输出端口连接至所述第六反相器的输入端口，所述第六反相器的输出端口作为所述存储阵列写单元的输出端口。更进一步地，所述存储阵列写单元具有12个输入端口和1个输出端口，所述12个输入端口分别连接输入信号w0_wl、w0_bl、w1_wl、w1_bl、w2_wl、w2_bl、w3_wl、w3_bl、w4_wl、w4_bl、w5_wl、w5_bl，其中，w0_wl、w1_wl、w2_wl、w3_wl、w4_wl和w5_wl为写字线，w0_bl、w1_bl、w2_bl、w3_bl、w4_bl和w5_bl为写位线，所述输出端口的输出信号为bit_bf，作为写入存储单元的数据。更进一步地，所述6选1多路选择单元包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管和第十八NMOS管；第一NMOS管的栅极Ng1、第二NMOS管的栅极Ng2连接输入信号w0_wl，第一NMOS管的源极Ns1、第三NMOS管的栅极Ng3连接输入信号w0_bl，第二NMOS管的源极Ns2与第三NMOS管的漏极Nd3相连接，第一NMOS管的漏极Nd1连接到输出端口bit_n，第二NMOS管的漏极Nd2连接到输出端口bit，第三NMOS管的源极Ns3连接到GND；第四NMOS管的栅极Ng4、第五NMOS管的栅极Ng5连接输入信号w1_wl，第四NMOS管的源极Ns4、第六NMOS管的栅极Ng6连接输入信号w1_bl，第五NMOS管的源极Ns5与第六NMOS管的漏极Nd6相连接，第四NMOS管的漏极Nd4连接到输出端口bit_n，第五NMOS管的漏极Nd5连接到输出端口bit，第六NMOS管的源极Ns6连接到GND；第七NMOS管的栅极Ng7、第八NMOS管的栅极Ng8连接输入信号w2_wl，第七NMOS管的源极Ns7、第九NMOS管的栅极Ng9连接输入信号w2_bl，第八NMOS管的源极Ns8和第九NMOS管的漏极Nd9相连接，第七NMOS管的漏极Nd7连接到输出端口bit_n，第八NMOS管的漏极Nd8连接到输出端口bit，第九NMOS管的源极Ns9连接到GND；第十NMOS管的栅极Ng10、第十一NMOS管的栅极Ng11连接输入信号w3_wl，第十NMOS管的源极Ns10、第十二NMOS管的栅极Ng12连接输入信号w3_bl，第十一NMOS管的源极Ns11和第十二NMOS管的漏极Nd12相连接，第十NMOS管的漏极Nd10连接到输出端口bit_n，第十一NMOS管的漏极Nd11连接到输出端口bit，第十二NMOS管的源极Ns12连接到GND；第十三NMOS管的栅极Ng13、第十四NMOS管的栅极Ng14连接输入信号w4_wl，第十三NMOS管的源极Ns13、第十五NMOS管的栅极Ng15连接输入信号w4_bl，第十四NMOS管的源极Ns14和第十五NMOS管的漏极Nd15相连接，第十三NMOS管的漏极Nd13连接到输出端口bit_n，第十四NMOS管的漏极Nd14连接到输出端口bit，第十五NMOS管的源极Ns15连接到GND；第十六NMOS管的栅极Ng16、第十七NMOS管的栅极Ng17连接输入信号w5_wl，第十六NMOS管的源极Ns16、第十八NMOS管的栅极Ng18连接输入信号w5_bl，第十七NMOS管的源极Ns17与第十八NMOS管的漏极Nd18相连接，第十六NMOS管的漏极Nd16连接到输出端口bit_n，第十七NMOS管的漏极Nd17连接到输出端口bit，第十八NMOS管的源极Ns18连接到GND。更进一步地，所述双稳态单元由一对交叉耦合的第一反相器和第二反相器组成，所述第一反相器的输出端口ZN连接至所述第二反相器的输入端口I，所述第二反相器的输出端口ZN连接至所述第一反相器的输入端口I，所述第一反相器的所述输入端口I连接至所述6选1多路选择单元的输出端口bit，所述第一反相器的所述输出端口ZN连接至所述6选1多路选择单元的输出端口bit_n。更进一步地，所述双稳态单元生成输出信号BL，所述第五反相器生成输出信号所述双端写加固使能产生单元生成输出信号WL；所述12管双端写加固单元由第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管和第二十八NMOS管组成；其中，第二十五NMOS管的漏极Nd25连接第三PMOS管的源极Ps3与第四PMOS管的栅极Pg4并形成节点X1，所述节点X1连接至第二十一NMOS管的漏极Nd21及第二十八NMOS管的栅极Ng28；第二十六NMOS管的漏极Nd2本文档来自技高网...

【技术保护点】
1.一种抗单粒子翻转的寄存器文件存储阵列写单元，由6选1多路选择单元、双稳态单元、12管双端写加固单元、双端写加固使能产生单元、第五反相器和第六反相器组成，其特征在于，所述6选1多路选择单元的输入端口作为所述存储阵列写单元的输入端口，所述6选1多路选择单元的输出端口bit和bit_n与所述双稳态单元的输入端口连接，所述双稳态单元的输出端口与所述第五反相器的输入端口连接，所述双稳态单元的输出端口、所述第五反相器的输出端口和所述双端写加固使能产生单元的输出端口同时与所述12管双端写加固单元的输入端口连接，所述12管双端写加固单元的输出端口连接至所述第六反相器的输入端口，所述第六反相器的输出端口作为所述存储阵列写单元的输出端口。

【技术特征摘要】
1.一种抗单粒子翻转的寄存器文件存储阵列写单元，由6选1多路选择单元、双稳态单元、12管双端写加固单元、双端写加固使能产生单元、第五反相器和第六反相器组成，其特征在于，所述6选1多路选择单元的输入端口作为所述存储阵列写单元的输入端口，所述6选1多路选择单元的输出端口bit和bit_n与所述双稳态单元的输入端口连接，所述双稳态单元的输出端口与所述第五反相器的输入端口连接，所述双稳态单元的输出端口、所述第五反相器的输出端口和所述双端写加固使能产生单元的输出端口同时与所述12管双端写加固单元的输入端口连接，所述12管双端写加固单元的输出端口连接至所述第六反相器的输入端口，所述第六反相器的输出端口作为所述存储阵列写单元的输出端口。2.根据权利要求1所述的一种抗单粒子翻转的寄存器文件存储阵列写单元，其特征在于，所述存储阵列写单元具有12个输入端口和1个输出端口，所述12个输入端口分别连接输入信号w0_wl、w0_bl、w1_wl、w1_bl、w2_wl、w2_bl、w3_wl、w3_bl、w4_wl、w4_bl、w5_wl、w5_bl，其中，w0_wl、w1_wl、w2_wl、w3_wl、w4_wl和w5_wl为写字线，w0_bl、w1_bl、w2_bl、w3_bl、w4_bl和w5_bl为写位线，所述输出端口的输出信号为bit_bf，作为写入存储单元的数据。3.根据权利要求2所述的一种抗单粒子翻转的寄存器文件存储阵列写单元，其特征在于，所述6选1多路选择单元包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管和第十八NMOS管；第一NMOS管的栅极Ng1、第二NMOS管的栅极Ng2连接输入信号w0_wl，第一NMOS管的源极Ns1、第三NMOS管的栅极Ng3连接输入信号w0_bl，第二NMOS管的源极Ns2与第三NMOS管的漏极Nd3相连接，第一NMOS管的漏极Nd1连接到输出端口bit_n，第二NMOS管的漏极Nd2连接到输出端口bit，第三NMOS管的源极Ns3连接到GND；第四NMOS管的栅极Ng4、第五NMOS管的栅极Ng5连接输入信号w1_wl，第四NMOS管的源极Ns4、第六NMOS管的栅极Ng6连接输入信号w1_bl，第五NMOS管的源极Ns5与第六NMOS管的漏极Nd6相连接，第四NMOS管的漏极Nd4连接到输出端口bit_n，第五NMOS管的漏极Nd5连接到输出端口bit，第六NMOS管的源极Ns6连接到GND；第七NMOS管的栅极Ng7、第八NMOS管的栅极Ng8连接输入信号w2_wl，第七NMOS管的源极Ns7、第九NMOS管的栅极Ng9连接输入信号w2_bl，第八NMOS管的源极Ns8和第九NMOS管的漏极Nd9相连接，第七NMOS管的漏极Nd7连接到输出端口bit_n，第八NMOS管的漏极Nd8连接到输出端口bit，第九NMOS管的源极Ns9连接到GND；第十NMOS管的栅极Ng10、第十一NMOS管的栅极Ng11连接输入信号w3_wl，第十NMOS管的源极Ns10、第十二NMOS管的栅极Ng12连接输入信号w3_bl，第十一NMOS管的源极Ns11和第十二NMOS管的漏极Nd12相连接，第十NMOS管的漏极Nd10连接到输出端口bit_n，第十一NMOS管的漏极Nd11连接到输出端口bit，第十二NMOS管的源极Ns12连接到GND；第十三NMOS管的栅极Ng13、第十四NMOS管的栅极Ng14连接输入信号w4_wl，第十三NMOS管的源极Ns13、第十五NMOS管的栅极Ng15连接输入信号w4_bl，第十四NMOS管的源极Ns14和第十五NMOS管的漏极Nd15相连接，第十三NMOS管的漏极Nd13连接到输出端口bit_n，第十四NMOS管的漏极Nd14连接到输出端口bit，第十五NMOS管的源极Ns15连接到GND；第十...

【专利技术属性】
技术研发人员：李振涛，宋芳芳，刘尧，陈书明，郭阳，张秋萍，吕灵慧，宋婷婷，
申请(专利权)人：中国人民解放军国防科技大学，
类型：发明
国别省市：湖南,43