可重构逻辑电路制造技术

一种可重构逻辑电路，包括：数据处理单元；存储器，在所述存储器中存储有配置控制位的多个组合；以及选择器单元，所述选择器单元选择性地切换存储在所述存储器中的配置控制位的所述多个组合，并且将配置控制位的所述多个组合中的所选择的一个组合提供至所述数据处理单元，以重构所述数据处理单元的处理内容。

【技术实现步骤摘要】
可重构逻辑电路
本专利技术涉及一种可重构逻辑电路。
技术介绍
通常，可重构(可配置)逻辑电路是已知的。美国专利第4870302号描述了一种能够通过设置使用/不使用逻辑电路而被重构的电子电路。图13例示出了美国专利第4870302号中所描述的逻辑电路。逻辑电路10包括多个逻辑门21至27。通过配置控制位C0、C1、C2、……和C5来设置使用/不使用逻辑电路，这些配置控制位是基本上与存储器相对应的开关或晶体管。
技术实现思路
通常，逻辑电路通过基于外部提供的时钟、控制信号和数据总线将数据写入存储器来重构，并且逻辑电路的整个重写需要毫秒级的时间。在无需重写逻辑电路的操作的情况下，仅在包括该逻辑电路的装置通电时，才需要重写逻辑电路。同时，在需要实时重写处理内容的操作的情况下，如果每个处理单元的处理时间短于毫秒级，则重写时间在整个处理中的占比大。这使得不可能实现所期望的性能。图14A和图14B示意性地例示出了数据处理时间与用于重构(配置)的重写时间之间的关系。图14A例示出了所期望的处理。在图14A中，处理A和处理B都需要10ms。用于从处理A到处理B的转换的重写时间相比处理A和处理B的处理时间足够短。例如，重写时间期望为1ms或更短。同时，图14B例示出了重写时间例如为90ms的情况。在图14B中，重写时间比处理A和处理B的时间长，并且重写在整个处理中的占比明显大。虽然也可以部分地重写逻辑电路而不是完全重写逻辑电路，但是重写时间与逻辑电路成比例，并因此如果重写相对大的功能块，则甚至部分重写也将需要相当长的时间。这使得难以实现所期望的处理。因此，本专利技术的目的是提供一种使用于重构(配置)的重写时间相比用于数据处理的时间足够短成为可能的可重构逻辑电路。根据本专利技术的第一方面，提供了一种可重构逻辑电路，所述可重构逻辑电路包括：数据处理单元；存储器，在所述存储器中存储有配置控制位的多个组合；以及选择器单元，所述选择器单元选择性地切换存储在所述存储器中的配置控制位的所述多个组合，并且将配置控制位的所述多个组合中的所选择的一个组合提供至所述数据处理单元，以重构所述数据处理单元的处理内容。根据本专利技术的第二方面，根据第一方面的可重构逻辑电路被配置为使得所述数据处理单元包括多个数据处理单元；所述存储器包括多个存储器；并且所述选择器单元包括多个选择器单元。根据本专利技术的第三方面，根据第一方面或第二方面的可重构逻辑电路被配置为使得通过软件来执行在所述选择器单元中的所述切换。根据本专利技术的第四方面，根据第一方面或第二方面的可重构逻辑电路被配置为使得通过硬件来执行在所述选择器单元中的所述切换。根据本专利技术的第五方面，根据第四方面的可重构逻辑电路被配置为使得所述数据处理单元包括检测数据处理的终止的处理终止检测单元；并且根据从所述处理终止检测单元提供的检测信息来执行在所述选择器单元中的所述切换。根据本专利技术的第六方面，根据第五方面的可重构逻辑电路被配置为还包括：重构信息存储单元，在所述重构信息存储单元中从所述处理终止检测单元提供的所述检测信息被保持为重构信息；重构许可信息存储单元，在所述重构许可信息存储单元中保持重构许可信息；以及重构指令单元，所述重构指令单元根据保持在所述重构信息存储单元中的信息和保持在所述重构许可信息存储单元中的信息生成选择器控制信号，并且将所述选择器控制信号提供至所述选择器单元。根据本专利技术的第七方面，根据第六方面的可重构逻辑电路被配置为使得在所述存储器中至少存储用于所述数据处理单元中的第一处理的配置控制位的组合和用于所述数据处理单元中的第二处理的配置控制位的组合；所述处理终止检测单元检测所述数据处理单元中的所述第一处理的终止，并且将用于切换到所述第二处理的设置值存储在所述重构信息存储单元中；所述重构许可信息存储单元保持用于从所述第一处理切换到所述第二处理的设置值；在存储在所述重构信息存储单元中的所述设置值和保持在所述重构许可信息存储单元中的所述设置值相互匹配的情况下，所述重构指令单元将所述选择器控制信号提供至所述选择器单元；并且所述选择器单元根据所述选择器控制信号将用于所述第二处理的配置控制位的所述组合提供至所述数据处理单元。根据本专利技术的第八方面，根据第一方面至第七方面中的任一方面的可重构逻辑电路被配置为使得所述数据处理单元、所述存储器和所述选择器单元是FPGA。根据第一方面，可以使用于重构(配置)的重写时间相比用于数据处理的时间足够短。根据第二方面，可以通过多个可重构逻辑电路的并行处理来提高处理速度。根据第三方面，可以通过软件来执行重构。根据第四至第七方面，可以通过硬件来执行重构。此外，能够进一步缩短重写时间。根据第八方面，可以通过使用现场可编程门阵列(FPGA)来提供可重构逻辑电路。这允许包括改变输入/输出引脚的位置的重构。附图说明将基于下列附图对本专利技术的示例性实施方式进行详细描述，其中：图1是根据第一实施方式的配置图；图2是例示出根据第一实施方式的处理时间与重写时间之间的关系的示意图；图3是根据第二实施方式的配置图；图4是根据第二实施方式的功能框图；图5是根据第二实施方式的电路存储单元的配置图；图6是例示出根据第二实施方式的存储在重构许可寄存器中的设置值的说明图；图7是根据第二实施方式的时序图；图8是根据第二实施方式的处理流程图；图9是用于说明根据第三实施方式的抖动(dithering)的说明图；图10是用于说明根据第三实施方式的重构的说明图；图11是根据第四实施方式的系统配置图；图12A至图12C是用于说明根据第四实施方式的处理的说明图；图13是常规电路的配置图；以及图14A和图14B是例示出常规电路中的处理时间与重写时间之间的关系的示意图。具体实施方式下面参照附图描述本专利技术的实施方式。第一实施方式图1示出了根据本示例性实施方式的可重构逻辑电路的配置。可重构逻辑电路包括数据处理单元10、保持配置控制位的多个组合的保持单元30和选择器单元31。数据处理单元10与图13所例示出的逻辑电路相同，并且包括多个逻辑门。配置控制位保持单元30是例如保持配置控制位的多个组合的寄存器。在图1中，配置控制位保持单元30包括用于处理A的保持单元30a、用于处理B的保持单元30b、……以及用于处理X的保持单元30x。保持单元30a、30b、……和30x中的每一个将总共6位(C0、C1、C2、C3、C4和C5)的组合保持在D-FF(D型触发器)中，并将该组合提供至选择器单元31。具体地，配置控制位保持单元30保持用于处理A的配置控制位的组合、用于处理B的配置控制位的组合、……以及用于处理X的配置控制位的组合。保持在配置控制位保持单元30中的配置控制位的组合的数量是两个或更多个，并且没有特定限制，而且在每个组合中的配置控制位的数量不限于6位。选择器单元31从配置控制位保持单元30接收用于处理A的配置控制位的组合、用于处理B的配置控制位的组合、……以及用于处理X的配置控制位的组合，根据选择器控制信号来选择配置控制位的这些组合中的任意一个，并将所选择的组合提供至数据处理单元10以重构数据处理单元10。具体地，在数据处理单元10中执行处理A的情况下，选择器单元31将保持在配置控制位保持单元30a中的配置控制位C0至C5的组合提供至数据处理单元10本文档来自技高网...

【技术保护点】
一种可重构逻辑电路，所述可重构逻辑电路包括：数据处理单元；存储器，在所述存储器中存储有配置控制位的多个组合；以及选择器单元，所述选择器单元选择性地切换存储在所述存储器中的配置控制位的所述多个组合，并且将配置控制位的所述多个组合中的所选择的一个组合提供至所述数据处理单元，以重构所述数据处理单元的处理内容。

【技术特征摘要】
2016.08.25 JP 2016-1648291.一种可重构逻辑电路，所述可重构逻辑电路包括：数据处理单元；存储器，在所述存储器中存储有配置控制位的多个组合；以及选择器单元，所述选择器单元选择性地切换存储在所述存储器中的配置控制位的所述多个组合，并且将配置控制位的所述多个组合中的所选择的一个组合提供至所述数据处理单元，以重构所述数据处理单元的处理内容。2.根据权利要求1所述的可重构逻辑电路，其中所述数据处理单元包括多个数据处理单元；所述存储器包括多个存储器；并且所述选择器单元包括多个选择器单元。3.根据权利要求1或2所述的可重构逻辑电路，其中通过软件来执行在所述选择器单元中的所述切换。4.根据权利要求1或2所述的可重构逻辑电路，其中通过硬件来执行在所述选择器单元中的所述切换。5.根据权利要求4所述的可重构逻辑电路，其中所述数据处理单元包括检测数据处理的终止的处理终止检测单元；并且根据从所述处理终止检测单元提供的检测信息来执行在所述选择器单元中的所述切换。6.根据权利要求5所述的可重构逻辑电路，所述可重构逻辑电路还包括：重构信息存储单元，在所述重构信息存储单元中从所述处理终止检...

【专利技术属性】
技术研发人员：久木宫领，五十岚正智，石渡雅广，内山顺一，佐佐木日史，玉谷光之，山田和雄，
申请(专利权)人：富士施乐株式会社，
类型：发明
国别省市：日本,JP