改进带寄存器的存储器模块的操作的方法和系统技术方案

本发明专利技术名称为“改进带寄存器的存储器模块的操作的方法和系统”。公开改进带寄存器的存储器模块的操作的方法和系统。在本发明专利技术的一个实施例中，当正在激活带寄存器的存储器模块中的时钟电路时，带寄存器的存储器模块允许异步读和写操作。在本发明专利技术的另一个实施例中，带寄存器的存储器模块允许启用或禁用其时钟电路而对其操作无任何中断。当带寄存器的存储器模块中的时钟电路被禁用时，能降低带寄存器的存储器模块的功率消耗。在本发明专利技术的仍有的另一个实施例中，允许带寄存器的存储器模块在不进入或退出带寄存器的存储器模块的自刷新或预充电掉电操作模式的情况下进入或退出异步操作模式。

【技术实现步骤摘要】

本专利技术涉及带寄存器的存储器模块(registered memory module)，并且更具体地但非排他地涉及改进带寄存器的存储器模块的操作。
技术介绍
在如图1中所示的现有技术带寄存器的存储器模块120的框图100中，存储器寄 存器122缓冲从存储器控制器110到动态随机存取存储器(DRAM) 126的信号。通过缓冲来 自存储器控制器110的信号，存储器控制器110上的电加载降低并且它增加对DRAM 126的 高速数据存取的可靠性。存储器寄存器122具有锁相环(PLL) 124，锁相环124由来自存储器控制器110的 一对输入差分时钟CLK 140和CLK#142来驱动。PLL 124的动态功率消耗相对高于带寄存 器的存储器模块120中存在的其它组件的功率消耗。此外，当PLL 124正在对输入差分时 钟CLK 140和CLK#142锁定以生成输出差分时钟CLK 150和CLK#152时，对DRAM 126不能 执行写或读操作，直到PLL 124被锁定。
技术实现思路
本专利技术提供一种方法，包括激活时钟电路，其中所述时钟电路与存储器耦合；以 及当激活所述时钟电路时在异步模式中操作所述存储器。本专利技术还提供一种设备，包括锁相环(PLL)，将差分时钟提供到存储器；以及促 进启用或禁用所述PLL而对所述存储器的操作无任何中断的逻辑。本专利技术还提供一种系统，包括存储器主机控制器；以及存储器模块，与所述存储 器主机控制器耦合。所述存储器模块包括促进在不进入或退出所述存储器模块的自刷新 或预充电掉电操作模式的情况下进入或退出所述存储器模块的异步操作模式的逻辑。附图说明本专利技术的实施例的特征和优点将从主题的以下详细描述变得明显，其中图1示出现有技术的带寄存器的存储器模块的框图；图2示出根据本专利技术的一个实施例的实现本文公开的方法的系统；图3A示出根据本专利技术的一个实施例的带寄存器的存储器模块的框图；图3B示出根据本专利技术的一个实施例的带寄存器的存储器模块的框图；图3C示出根据本专利技术的一个实施例的带寄存器的存储器模块的框图；图4示出根据本专利技术的一个实施例的存储器单元的框图；图5A示出根据本专利技术的一个实施例的将时钟电路的操作模式从正常切换到忽视 模式的流程图；图5B示出根据本专利技术的一个实施例的将时钟电路的操作模式从忽视切换到正常 模式的流程图5C示出根据本专利技术的一个实施例的将时钟电路的操作模式从忽视切换到正常 模式的流程图；图6A示出对现有技术的带寄存器的存储器模块的写操作的现有技术时序图；图6B示出根据本专利技术的一个实施例的对忽视模式中的带寄存器的存储器模块的 写操作的时序图；图7示出现有技术的带寄存器的存储器模块的切换序列和根据本专利技术一个实施 例的带寄存器的存储器模块的切换序列之间的比较；图8示出现有技术DRAM的切换序列和根据本专利技术一个实施例的存储器单元的切 换序列之间的比较。具体实施方式 本文描述的本专利技术的实施例以示例的方式而非限制的方式在附图中示出。为了图 示的简单和清晰，图中示出的元件不一定按比例绘制。例如，一些元件的尺寸为了清晰可能 相对于其它元件被夸大。而且，在认为适当之处，引用数字已在图之间重复以指示对应或相 似的元件。说明书中对本专利技术的“一个实施例”或“一实施例”的引用表示结合该实施例 描述的特定特征、结构或者特性包括在本专利技术的至少一个实施例中。因此，遍布说明书在各 个位置中短语“在一个实施例中”的出现不一定都指相同实施例。本专利技术的实施例提供改进带寄存器的存储器模块的操作的方法和系统。在本发 明的一个实施例中，当正在激活带寄存器的存储器模块中的时钟电路时，带寄存器的存储 器模块允许异步读和写操作。时钟电路包括，但不限于，PLL、延迟锁定环路(DLL)和诸如 此类。例如，在本专利技术的一个实施例中，当正在激活带寄存器的存储器模块中的PLL(即， PLL正在锁定到输入时钟信号)时，在对带寄存器的存储器模块执行任何异步读或写操作 之前，带寄存器的存储器模块不需等待PLL被锁定。在本专利技术的另一个实施例中，带寄存器的存储器模块允许启用或禁用其时钟电路 而无其操作的任何中断。当带寄存器的存储器模块中的时钟电路被禁用时，能降低带寄存 器的存储器模块的功率消耗。在本专利技术的仍有的另一个实施例中，允许带寄存器的存储器 模块在不进入或退出带寄存器的存储器模块的自刷新或预充电掉电操作模式的情况下进 入或退出异步操作模式。图2示出根据本专利技术的一个实施例的实现本文公开的方法的系统200。系统200包 括但不限于，台式计算机、膝上型计算机、笔记本计算机、网本计算机、个人数字助理(PDA)、 服务器、工作站、蜂窝电话、移动计算装置、因特网设备或任何其它类型的计算装置。在另一 个实施例中，用于实现本文公开的方法的系统200可以是芯片上系统(SOC)系统。系统200包括存储器/图形控制器220和I/O控制器250。存储器/图形控制器 220典型地提供存储器和I/O管理功能，以及多个通用和/或专用寄存器、定时器等，它们可 由处理器210存取或使用。处理器210可使用一个或多个处理器来实现或使用多核处理器 来实现。存储器/图形控制器220执行使得处理器210能够对主存储器240进行存取并与 其通信的功能，主存储器240包括易失性存储器242和/或非易失性存储器244。在本专利技术 的一个实施例中，主存储器240是带寄存器的存储器模块，当该带寄存器的存储器模块中 的时钟电路正在被激活时，其允许异步读和写操作。易失性存储器242包括，但不限于，同步动态随机存取存储器(SDRAM)、动态随机 存取存储器(DRAM)、RAMBUS DRAM (RDRAM)、双倍数据率三SDRAM (DDR3 SDRAM)、和/或任何 其它类型的随机存取存储器装置。非易失性存储器244包括，但不限于，NAND闪速存储器、 只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、和/或任何其它期望类型的存储器装置。 主存储器240存储信息和将由处理器210执行的指令。主存储器240也可在处理器210正 在执行指令时存储临时变量或其它中间信息。在本专利技术的另一个实施例中，存储器/图形 控制器220是处理器210的部分。存储器/图形控制器220连接到显示器装置230，显示器装置230包括，但不限于， 液晶显示器(LCD)、阴极射线管(CRT)显示器，或任何其它形式的可视显示器装置。I/O控 制器250与(但不限于)存储装置260、网络接口 270和键盘/鼠标280耦合。特别是，1/ 0控制器250执行使得处理器210能够与存储装置260、网络接口 270和键盘/鼠标280通 信的功能。网络接口 270使用任何类型的公知网络接口标准来实现，包括，但不限于，以太网 接口、USB接口、外围组件互连(PCI)高速接口、无线接口和/或任何其它适当类型的接口。 无线接口根据(但不限于)电气与电子工程师协会(IEEE)无线标准族802. 11、家用插塞 (Home Plug) AV(HPAV)、超宽带(UWB)、蓝牙、WiMax、或任何其它形式的无线通信协议来操作。在本专利技术的一个实施例中，图2中所示的总线是由连接到它的所有组件共享的通 信链路。在本专利技术的另一个实施例中，图2中所示的总线是相互连本文档来自技高网...

【技术保护点】
一种方法，包括：激活时钟电路，其中所述时钟电路与存储器耦合；以及当激活所述时钟电路时在异步模式中操作所述存储器。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：JW亚历山大，KS贝恩斯，HS戴维，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]