高频电路中对称的抗辐射锁存器制造技术

本发明专利技术公开了高频电路中对称的抗辐射锁存器，涉及电路领域，包括：输入节点D、反相器INV1、传输门TG1、C单元构成的反馈回路、反相器INV4和输出信号Q按顺序连接形成一条通路，经过通路形成对称的D‑M‑E回路和D‑N‑E回路；D‑M‑E回路包括PMOS管并经过节点M，节点M与PMOS管漏极或源极连接并控制NMOS管MN3和PMOS管MP4的通断；D‑N‑E回路包括NMOS管并经过节点N，节点N与NMOS管漏极或源极连接并控制PMOS管MP2和NMOS管MN4的通断；输出信号Q通过自身反馈回路控制PMOS管MP3和NMOS管MN2的通断。优点在于：传输延迟低、面积开销较小、功耗较低。

【技术实现步骤摘要】
高频电路中对称的抗辐射锁存器
本专利技术涉及电路
，更具体涉及高频电路中对称的抗辐射锁存器。
技术介绍
在现生活中，随着半导体技术的发展，集成电路尺寸减小，供电电压降低，芯片处理速度加快的同时，却增加了集成电路对辐射引起的软错误的敏感性。原本只在航空航天中出现的软错误问题，如今却出现在人们日常工业生产中。软错误问题严重影响了微电子系统的稳定性，因此，许多容忍软错误的设计被提出。按照发生对象，高能粒子诱发软错误的原因有两种：SEU(SingleEventUpset，单事件翻转)和SET(SingleEventTransient，单事件瞬态)。在锁存器、触发器发生的称为SEU，在组合逻辑中发生的称为SET。在文献《SEUTolerantLatchBasedonErrorDetection》(SheX,LiN,TongJ.IEEETransactionsonNuclearScience,2012,59(1):211-214.)中提出了一种基于错误检测的SEU容忍锁存器设计；在文献《ATMRschemeforSEUmitigationinscanflip-flops》(R.Oliveira,A.Jagirdar,andT.J.Chakraborty,inProc.8thInt.Symp.QualityElectronicDesign,Mar.26–28,2007,pp.905–910.)中提出的TMR锁存器是一种经典的SEU容忍锁存器设计。现有技术中，三模冗余(TripleModularRedundancy，TMR)锁存器、高性能SEU容忍锁存器(HighPerformanceSEU-Tolerantlatch,HPST)、抗辐射设计(RadiationHardenedbyDesign，RHBD)锁存器，这些锁存器传输延迟高、面积开销巨大、功耗较高。这些锁存器面积开销大，则制造出来的产品的体积就会增大；功耗太高，则会使得集成电路在短时间内产生大量的热，会对器件产生一定的影响；延迟时间过长会使得器件的反应过程变长。
技术实现思路
本专利技术所要解决的技术问题在于锁存器的传输延迟高、面积开销巨大、功耗较高，提供高频电路中对称的抗辐射锁存器。本专利技术是通过以下技术方案解决上述技术问题的，具体技术方案如下：高频电路中对称的抗辐射锁存器，包括：输入节点D、第一反相器INV1、传输门TG1、C单元构成的反馈回路、第四反相器INV4和输出信号Q、第二PMOS管MP2、第二NMOS管MN2、第三PMOS管MP3、第三NMOS管MN3、第四PMOS管MP4、第四NMOS管MN4；将所述输入节点D、所述第一反相器INV1、所述传输门TG1、所述C单元构成的反馈回路、所述第四反相器INV4和所述输出信号Q按照顺序进行连接并形成一条通路，经过所述通路形成对称的D-M-E回路和D-N-E回路，节点E是C单元构成的反馈回路的输出端；所述D-M-E回路包括至少一个PMOS管并经过节点M，所述节点M与所述D-M-E回路中的PMOS管漏极或源极连接并控制所述第三NMOS管MN3的通断和所述第四PMOS管MP4的通断；所述D-N-E回路包括至少一个NMOS管并经过节点N，所述节点N与所述D-N-E回路中的NMOS管漏极或源极连接并控制第二PMOS管MP2的通断和所述第四NMOS管MN4的通断；所述输出信号Q通过自身反馈回路控制所述第三PMOS管MP3和所述第二NMOS管MN2的通断。优选的，所述D-M-E回路中的所述至少一个PMOS管包括第一PMOS管MP1；所述D-N-E回路中的所述至少一个NMOS管包括第一NMOS管MN1；所述C单元构成的反馈回路包括第五PMOS管MP5、第六PMOS管MP6、第五NMOS管MN5、第六NMOS管MN6、第二反相器INV2和第三反相器INV3，输出端节点E；所述第五PMOS管MP5的源极接电源，所述第五PMOS管MP5的漏极与所述第六PMOS管MP6的源极连接，所述第六PMOS管MP6的漏极与所述第五NMOS管MN5的漏极连接，所述第五NMOS管MN5的源极与所述第六NMOS管MN6的漏极连接，所述第六NMOS管MN6的源极接地；所述第五PMOS管MP5的栅极与所述第五NMOS管MN5的栅极连接，并交于与节点A，所述第六PMOS管MP6的栅极与所述第六NMOS管MN6的栅极连接，并交于节点B；所述输入节点D与所述第一反相器INV1的输入端、所述第一PMOS管MP1的源极和所述第一NMOS管MN1的漏极连接，所述第一反相器INV1的输出端与所述传输门TG1的输入端连接，所述第一PMOS管MP1的栅极连接反相时钟信号NCLK，所述第一NMOS管MN1的栅极连接时钟信号CLK，所述传输门TG1的两栅极分别连接时钟信号CLK和反相时钟信号NCLK，所述传输门TG1的输出端与所述节点E连接，所述第六PMOS管MP6的漏极与所述第五NMOS管MN5的漏极的连接线与所述传输门TG1的输出端与所述节点E的连接线相交，所述节点E与所述第二反相器INV2的输入端、所述第三反相器INV3的输入端和所述第四反相器INV4的输入端连接，所述第二反相器INV2的输出端与所述节点A连接，所述第三反相器INV3的输出端与所述节点B连接，所述第四反相器INV4的输出端与所述输出节点Q连接；所述第一PMOS管MP1的漏极与所述第四PMOS管MP4的栅极连接，并交于节点M，所述节点M连接所述第三NMOS管MN3的栅极，所述第二PMOS管MP2的源极连接到所述第一PMOS管MP1的漏极与所述第四PMOS管MP4的栅极连接的连接线上；所述第一NMOS管MN1的源极与所述第四NMOS管MN4的栅极连接，并交于节点N，所述节点N连接所述第二PMOS管MP2的栅极，所述第三NMOS管MN3的源极连接到所述第一NMOS管MN1的源极与所述第四NMOS管MN4的栅极连接的连接线上；所述第二PMOS管MP2的漏极与所述第三PMOS管MP3的源极连接，所述第三PMOS管MP3的漏极接地，所述输出节点Q与所述第三PMOS管MP3的栅极和所述第二NMOS管MN2的栅极连接；所述第三NMOS管MN3的漏极与所述第二NMOS管MN2的源极连接，所述第二NMOS管MN2的漏极接电源；所述第四PMOS管MP4的源极接电源，所述第四PMOS管MP4的漏极与所述第四NMOS管MN4的漏极连接，所述第四PMOS管MP4的漏极与所述第四NMOS管MN4的漏极连接的连接线与所述节点E与所述第四反相器INV4的输入端连接的连接线相交，所述第四NMOS管MN4的源极接地。优选的，当时钟信号CLK＝1时，其反相时钟信号NCLK＝0，所述传输门TG1导通，所述第一PMOS管MP1和所述第一NMOS管MN1导通；如果所述输入节点D＝0时，所述节点M＝0，所述节点N＝0，因节点M＝N＝0，则所述第二PMOS管MP2导通、所述第三NMOS管MN3关闭、所述第四PMOS管MP4导通、所述第四NMOS管MN4关闭；所述输入节点D＝0的信号经过所述第一反相器INV1后，所述节点E＝1，再经过所述第二反相器INV2和所述第三反相器INV3后，所述节点A＝0，所述节点B＝0；由所述节点A＝0，所述第五本文档来自技高网...

【技术保护点】
高频电路中对称的抗辐射锁存器，其特征在于，包括：输入节点D、第一反相器INV1、传输门TG1、C单元构成的反馈回路、第四反相器INV4和输出信号Q、第二PMOS管MP2、第二NMOS管MN2、第三PMOS管MP3、第三NMOS管MN3、第四PMOS管MP4、第四NMOS管MN4；将所述输入节点D、所述第一反相器INV1、所述传输门TG1、所述C单元构成的反馈回路、所述第四反相器INV4和所述输出信号Q按照顺序进行连接并形成一条通路，经过所述通路形成对称的D‑M‑E回路和D‑N‑E回路，节点E是C单元构成的反馈回路的输出端；所述D‑M‑E回路包括至少一个PMOS管并经过节点M，所述节点M与所述D‑M‑E回路中的PMOS管漏极或源极连接并控制所述第三NMOS管MN3的通断和所述第四PMOS管MP4的通断；所述D‑N‑E回路包括至少一个NMOS管并经过节点N，所述节点N与所述D‑N‑E回路中的NMOS管漏极或源极连接并控制第二PMOS管MP2的通断和所述第四NMOS管MN4的通断；所述输出信号Q通过自身反馈回路控制所述第三PMOS管MP3和所述第二NMOS管MN2的通断。

【技术特征摘要】
1.高频电路中对称的抗辐射锁存器，其特征在于，包括：输入节点D、第一反相器INV1、传输门TG1、C单元构成的反馈回路、第四反相器INV4和输出信号Q、第二PMOS管MP2、第二NMOS管MN2、第三PMOS管MP3、第三NMOS管MN3、第四PMOS管MP4、第四NMOS管MN4；将所述输入节点D、所述第一反相器INV1、所述传输门TG1、所述C单元构成的反馈回路、所述第四反相器INV4和所述输出信号Q按照顺序进行连接并形成一条通路，经过所述通路形成对称的D-M-E回路和D-N-E回路，节点E是C单元构成的反馈回路的输出端；所述D-M-E回路包括至少一个PMOS管并经过节点M，所述节点M与所述D-M-E回路中的PMOS管漏极或源极连接并控制所述第三NMOS管MN3的通断和所述第四PMOS管MP4的通断；所述D-N-E回路包括至少一个NMOS管并经过节点N，所述节点N与所述D-N-E回路中的NMOS管漏极或源极连接并控制第二PMOS管MP2的通断和所述第四NMOS管MN4的通断；所述输出信号Q通过自身反馈回路控制所述第三PMOS管MP3和所述第二NMOS管MN2的通断。2.根据权利要求1所述的高频电路中对称的抗辐射锁存器，其特征在于，所述D-M-E回路中的所述至少一个PMOS管包括第一PMOS管MP1；所述D-N-E回路中的所述至少一个NMOS管包括第一NMOS管MN1；所述C单元构成的反馈回路包括第五PMOS管MP5、第六PMOS管MP6、第五NMOS管MN5、第六NMOS管MN6、第二反相器INV2和第三反相器INV3，输出端节点E；所述第五PMOS管MP5的源极接电源，所述第五PMOS管MP5的漏极与所述第六PMOS管MP6的源极连接，所述第六PMOS管MP6的漏极与所述第五NMOS管MN5的漏极连接，所述第五NMOS管MN5的源极与所述第六NMOS管MN6的漏极连接，所述第六NMOS管MN6的源极接地；所述第五PMOS管MP5的栅极与所述第五NMOS管MN5的栅极连接，并交于与节点A，所述第六PMOS管MP6的栅极与所述第六NMOS管MN6的栅极连接，并交于节点B；所述输入节点D与所述第一反相器INV1的输入端、所述第一PMOS管MP1的源极和所述第一NMOS管MN1的漏极连接，所述第一反相器INV1的输出端与所述传输门TG1的输入端连接，所述第一PMOS管MP1的栅极连接反相时钟信号NCLK，所述第一NMOS管MN1的栅极连接时钟信号CLK，所述传输门TG1的两栅极分别连接时钟信号CLK和反相时钟信号NCLK，所述传输门TG1的输出端与所述节点E连接，所述第六PMOS管MP6的漏极与所述第五NMOS管MN5的漏极的连接线与所述传输门TG1的输出端与所述节点E的连接线相交，所述节点E与所述第二反相器INV2的输入端、所述第三反相器INV3的输入端和所述第四反相器INV4的输入端连接，所述第二反相器INV2的输出端与所述节点A连接，所述第三反相器INV3的输出端与所述节点B连接，所述第四反相器INV4的输出端与所述输出节点Q连接；所述第一PMOS管MP1的漏极与所述第四PMOS管MP4的栅极连接，并交于节点M，所述节点M连接所述第三NMOS管MN3的栅极，所述第二PMOS管MP2的源极连接到所述第一PMOS管MP1的漏极与所述第四PMOS管MP4的栅极连接的连接线上；所述第一NMOS管MN1的源极与所述第四NMOS管MN4的栅极连接，并交于节点N，所述节点N连接所述第二PMOS管MP2的栅极，所述第三NMOS管MN3的源极连接到所述第一NMOS管MN1的源极与所述第四NMOS管MN4的栅极连接的连接线上；所述第二PMOS管MP2的漏极与所述第三PMOS管MP3的源极连接，所述第三PMOS管MP3的漏极接地，所述输出节点Q与所述第三PMOS管MP3的栅极和所...

【专利技术属性】
技术研发人员：徐辉，朱健伟，孙侠，李敬兆，
申请(专利权)人：安徽理工大学，
类型：发明
国别省市：安徽,34