一种三个内部节点翻转完全免疫的锁存器制造技术

本发明专利技术提供一种三个内部节点翻转完全免疫的锁存器，通过八对PN晶体管对构建一个存储模块，实现可靠的数据存储反馈环，再将该存储模块反馈至四输入C单元，不但实现了对双节点翻转的完全容忍，而且实现了三个内部节点翻转的完全容忍(免疫)功能。另一方面，由于使用了较少数目的晶体管和高速通路技术并在输出级插入传输门从而避免电流竞争，降低了电路面积开销、延时开销和功耗开销。本发明专利技术能够有效适用于高可靠性需求的集成电路与系统，可广泛应用于航天航空等对锁存器可靠性和开销要求较高的领域。

【技术实现步骤摘要】
一种三个内部节点翻转完全免疫的锁存器
本专利技术属于集成电路抗多节点翻转加固容错设计
，具体涉及一种三个内部节点翻转完全免疫的锁存器。
技术介绍
随着半导体技术的迅猛发展，集成电路的制造工艺已从超深亚微米级进入纳米尺度。由于电源电压和结点电容的降低，电路节点中存储的电荷量也越来越少。当中子或者质子等高能粒子撞击存储单元的一个敏感节点时，引起电路节点的逻辑状态发生翻转所需要的电荷量(临界电荷)也随之降低。软错误是集成电路发生失效的重要成因。在强辐射环境中，在电荷共享机制下，粒子撞击电路节点所诱发的多节点翻转是一种典型的软错误。由粒子撞击造成的多节点翻转越发不可忽视。锁存器是一种对脉冲电平敏感的存储单元电路，可以在特定输入脉冲电平作用下改变状态。有统计数据表明，在纳米工艺下，尤其在强辐射环境中，多节点翻转已经成为影响锁存器电路可靠性设计的主要问题。对于长时间工作于高能粒子和宇宙射线大量存在的强辐射环境中的锁存器电路，仅进行单粒子翻转加固设计是不够充分的，必须要对其进行多节点翻转加固设计。目前针对锁存器的抗多节点翻转加固设计主要存在以下问题：一是不能有效容忍双节点翻转，亦即存在脆弱的节点对，当该节点对中的每个节点均发生翻转，锁存器的输出将保持为错误的逻辑值；二是不能完全容忍锁存器内部三个节点的同时翻转，即存在脆弱的节点序列，当其中三个节点同时发生翻转时，锁存器输出端会输出错误的逻辑值；三是能够容忍多节点翻转的锁存器的开销(如面积、功耗等)较大。
技术实现思路
为了克服现有抗多节点翻转加固锁存器结构存在的不足，本专利技术提供一种能够容忍三节点翻转的锁存器电路设计方案，通过八对相互反馈的PN晶体管构建高可靠性数据存储模块，并在输出级使用四输入的C单元实现三节点翻转的免疫功能。同时，使用高速通路降低锁存器延迟开销，并在锁存器输出端减少电流竞争，从而节省部分电路功耗。本专利技术提出的锁存器可广泛应用于对可靠性和开销要求较高的各个领域。本专利技术是通过以下技术方案实现的：一种三个内部节点翻转完全免疫的锁存器，包括：一个由8对PN晶体管构建的存储模块、一个C单元以及六个传输门；存储模块设有第一信号输入端、第二信号输入端、第三信号输入端、第四信号输入端以及第一信号输出端、第二信号输出端、第三信号输出端、第四信号输出端；C单元设有第一信号输入端、第二信号输入端、第三信号输入端、第四信号输入端和一个信号输出端。其中，六个传输门分别为具有相同时钟的：第一传输门、第二传输门、第三传输门、第四传输门、第五传输门、第六传输门。第一传输门的信号输入端、第二传输门的信号输入端、第三传输门的信号输入端、第四传输门的信号输入端以及第五传输门的信号输入端相连接，连接点作为锁存器的数据输入端。第一传输门的信号输出端与存储模块的第一信号输入端相连接；第二传输门的信号输出端与存储模块的第二信号输入端相连接；第三传输门的信号输出端与存储模块的第三信号输入端相连接；第四传输门的信号输出端与存储模块的第四信号输入端相连接。存储模块的第一信号输出端与C单元的第一信号输入端相连接；存储模块的第二信号输出端与C单元的第二信号输入端相连接；存储模块的第三信号输出端与C单元的第三信号输入端相连接；存储模块的第四信号输出端与C单元的第四信号输入端相连接。C单元的信号输出端与第六传输门的信号输入端相连接。第五传输门的信号输出端与第六传输门的信号输出端相连接，连接点作为锁存器的数据输出端。本专利技术相对于现有技术的有益效果在于：(1)通过八组PN晶体管对构建一个存储模块，实现可靠的数据存储反馈环，再将该存储模块反馈至四输入C单元，不但实现了对双节点翻转的完全容忍，而且实现了三个内部节点翻转的完全容忍(免疫)功能。(2)延迟和面积等开销较低。通过高速通路降低延迟，提高电路性能；在输出级使用传输门减少输出端电流竞争，降低功耗开销；使用较少数目的晶体管进行构建，降低面积开销。附图说明图1为实施例1提供的一种三个内部节点翻转完全免疫的锁存器电路原理图。图2为存储模块(MCell)的电路原理图。图3为四输入C单元的电路原理图。具体实施方式为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施方式仅仅用以解释本专利技术，并不用于限定本专利技术。实施例1：如图1所示，一种三个内部节点翻转完全免疫的锁存器，包括：一个由8对PN晶体管构建的存储模块MCell、一个C单元以及六个传输门；存储模块MCell设有第一信号输入端I2、第二信号输入端I4、第三信号输入端I6、第四信号输入端I8以及第一信号输出端I1、第二信号输出端I3、第三信号输出端I5、第四信号输出端I7；C单元设有第一信号输入端、第二信号输入端、第三信号输入端、第四信号输入端和一个信号输出端。其中，六个传输门分别为具有相同时钟的：第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第五传输门TG5、第六传输门TG6。第一传输门TG1的信号输入端、第二传输门TG2的信号输入端、第三传输门TG3的信号输入端、第四传输门TG4的信号输入端以及第五传输门TG5的信号输入端相连接，连接点作为锁存器的数据输入端。第一传输门TG1的信号输出端与存储模块MCell的第一信号输入端I2相连接；第二传输门TG2的信号输出端与存储模块MCell的第二信号输入端I4相连接；第三传输门TG3的信号输出端与存储模块MCell的第三信号输入端I6相连接；第四传输门TG4的信号输出端与存储模块MCell的第四信号输入端I8相连接。存储模块MCell的第一信号输出端I1与C单元的第一信号输入端相连接；存储模块MCell的第二信号输出端I3与C单元的第二信号输入端相连接；存储模块MCell的第三信号输出端I5与C单元的第三信号输入端相连接；存储模块MCell的第四信号输出端I7与C单元的第四信号输入端相连接。C单元的信号输出端与第六传输门TG6的信号输入端相连接。第五传输门TG5的信号输出端与第六传输门TG6的信号输出端相连接，连接点作为锁存器的数据输出端。如图2所示，存储模块MCell的具体结构如下：包括：第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8，第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8。其中：第一PMOS管P1的漏极、第一NMOS管N1的漏极、第八PMOS管P8的栅极以及第二NMOS管N2的栅极相连接，连接点作为存储模块MCell的第一信号输出端I1。第二PMOS管P2的漏极、第二NMOS管N2的漏极、第一PMOS管P1的栅极以及第三NMOS管N3的栅极相连接，连接点作为存储模块MCell的第一信号输入端I2。第三PMOS管P3的漏极、第三NMOS管N3的漏极、第二PMOS管P2的栅极以及第四NMOS管N4的栅极相连接，连接点作为存储模块MCell的第二信号输出端I3。第四PMOS管P4的漏极、第四NMOS管N4的漏极、第三PMOS管P3的栅极以本文档来自技高网...

【技术保护点】
一种三个内部节点翻转完全免疫的锁存器，其特征在于，包括：一个由8对PN晶体管构建的存储模块(MCell)、一个C单元以及六个传输门；所述存储模块(MCell)设有第一信号输入端(I2)、第二信号输入端(I4)、第三信号输入端(I6)、第四信号输入端(I8)以及第一信号输出端(I1)、第二信号输出端(I3)、第三信号输出端(I5)、第四信号输出端(I7)；所述C单元设有第一信号输入端、第二信号输入端、第三信号输入端、第四信号输入端和一个信号输出端；其中，所述六个传输门分别为具有相同时钟的：第一传输门(TG1)、第二传输门(TG2)、第三传输门(TG3)、第四传输门(TG4)、第五传输门(TG5)、第六传输门(TG6)；所述第一传输门(TG1)的信号输入端、所述第二传输门(TG2)的信号输入端、所述第三传输门(TG3)的信号输入端、所述第四传输门(TG4)的信号输入端以及所述第五传输门(TG5)的信号输入端相连接，连接点作为所述锁存器的数据输入端；所述第一传输门(TG1)的信号输出端与所述存储模块(MCell)的第一信号输入端(I2)相连接；所述第二传输门(TG2)的信号输出端与所述存储模块(MCell)的第二信号输入端(I4)相连接；所述第三传输门(TG3)的信号输出端与所述存储模块(MCell)的第三信号输入端(I6)相连接；所述第四传输门(TG4)的信号输出端与所述存储模块(MCell)的第四信号输入端(I8)相连接；所述存储模块(MCell)的第一信号输出端(I1)与所述C单元的第一信号输入端相连接；所述存储模块(MCell)的第二信号输出端(I3)与所述C单元的第二信号输入端相连接；所述存储模块(MCell)的第三信号输出端(I5)与所述C单元的第三信号输入端相连接；所述存储模块(MCell)的第四信号输出端(I7)与所述C单元的第四信号输入端相连接；所述C单元的信号输出端与所述第六传输门(TG6)的信号输入端相连接；所述第五传输门(TG5)的信号输出端与所述第六传输门(TG6)的信号输出端相连接，连接点作为所述锁存器的数据输出端。...

【技术特征摘要】
1.一种三个内部节点翻转完全免疫的锁存器，其特征在于，包括：一个由8对PN晶体管构建的存储模块(MCell)、一个C单元以及六个传输门；所述存储模块(MCell)设有第一信号输入端(I2)、第二信号输入端(I4)、第三信号输入端(I6)、第四信号输入端(I8)以及第一信号输出端(I1)、第二信号输出端(I3)、第三信号输出端(I5)、第四信号输出端(I7)；所述C单元设有第一信号输入端、第二信号输入端、第三信号输入端、第四信号输入端和一个信号输出端；其中，所述六个传输门分别为具有相同时钟的：第一传输门(TG1)、第二传输门(TG2)、第三传输门(TG3)、第四传输门(TG4)、第五传输门(TG5)、第六传输门(TG6)；所述第一传输门(TG1)的信号输入端、所述第二传输门(TG2)的信号输入端、所述第三传输门(TG3)的信号输入端、所述第四传输门(TG4)的信号输入端以及所述第五传输门(TG5)的信号输入端相连接，连接点作为所述锁存器的数据输入端；所述第一传输门(TG1)的信号输出端与所述存储模块(MCell)的第一信号输入端(I2)相连接；所述第二传输门(TG2)的信号输出端与所述存储模块(MCell)的第二信号输入端(I4)相连接；所述第三传输门(TG3)的信号输出端与所述存储模块(MCell)的第三信号输入端(I6)相连接；所述第四传输门(TG4)的信号输出端与所述存储模块(MCell)的第四信号输入端(I8)相连接；所述存储模块(MCell)的第一信号输出端(I1)与所述C单元的第一信号输入端相连接；所述存储模块(MCell)的第二信号输出端(I3)与所述C单元的第二信号输入端相连接；所述存储模块(MCell)的第三信号输出端(I5)与所述C单元的第三信号输入端相连接；所述存储模块(MCell)的第四信号输出端(I7)与所述C单元的第四信号输入端相连接；所述C单元的信号输出端与所述第六传输门(TG6)的信号输入端相连接；所述第五传输门(TG5)的信号输出端与所述第六传输门(TG6)的信号输出端相连接，连接点作为所述锁存器的数据输出端。2.根据权利要求1所述的一种三个内部节点翻转完全免疫的锁存器，其特征在于：所述存储模块(MCell)包括：第一PMOS管(P1)、第二PMOS管(P2)、第三PMOS管(P3)、第四PMOS管(P4)、第五PMOS管(P5)、第六PMOS管(P6)、第七PMOS管(P7)、第八PMOS管(P8)，第一NMOS管(N1)、第二NMOS管(N2)、第三NMOS管(N3)、第四NMOS管(N4)、第五NMOS管(N5)、第六NMOS管(N6)、第七NMOS管(N7)、第八NMOS管(N8)；其中：第一PMOS管(P1)的漏极、第一NMOS管(N1)的漏极、第八PMOS管(P8)的栅极以及第二NMOS管(N2)的栅极相连接，连接点作为所述存储模块(MCell)的第一信号输出端(I1)；第二PMOS管(P2)的漏极、第二NMOS管(N2)的漏极、第一PMOS管(P1)的栅极以及第三NMOS管(N3)的栅极相连接，连接点作为所述存储模块(MCell)的第一信号输入端(I2)；第三PMOS管(P3)的漏极、第三NMOS管(N3)的漏极、第二PMOS管(P2)的栅极以及第四NMOS管(N4)的栅极相连接，连接点作为所述存储模块(MCell)的第二信号输出端(I3)；第四PMOS管(P4)的漏极、第四NMOS管(N4)的漏极、第三PMOS管(P3)的栅极以及第五NMOS管(N5)的栅极相连接，...

【专利技术属性】
技术研发人员：闫爱斌，吴珍，凌亚飞，杨康，崔杰，陈志立，
申请(专利权)人：安徽大学，
类型：发明
国别省市：安徽,34