锁存电路和触发电路制造技术

本发明专利技术涉及一种锁存电路和使用该锁存电路的触发电路。所述锁存电路包括：第一节点，其是三个或者更多，并且向其设置第一信号电平的电压；第二节点，其是三个或者更多，并且向其设置通过反相第一信号电平而获得的第二信号电平的电压；以及第一节点电压控制电路，其具有所述第一节点；以及第二节点电压控制电路，其具有第二节点。所述第一节点电压控制电路中的每个与三个或者更多的第二节点中的至少两个连接，并且基于至少两个第二节点的电压来控制第一节点的电压。第二节点电压控制电路中的每个与三个或者更多的第一节点中的至少两个连接，并且基于至少两个第一节点的电压来控制第二节点的电压。

【技术实现步骤摘要】

本专利技术涉及一种锁存电路和使用该锁存电路的触发电路。
技术介绍
近些年来，已知软误差是由向锁存电路辐射的高能辐射(阿尔发射 线和中子束)引起的。所述软误差是由其中数据被反相的"单事件扰动 (SEU)"引起的故障，这是由下述现象引起的阿尔发射线和/或中子束 入射在锁存电路上，以产生电荷，并且所述电荷被用于保留数据的区 域(节点)收集。所述软误差是瞬时故障，并且如果可以再重写正确的数 据，则锁存电路将再一次正常地工作。但是，即便是暂时地，由于被 存储数据被反相，因此存在其影响在整个计算机系统内起作用的情况。在图l内所示的传统锁存电路内发生的软误差将作为一个示例来 说明。图l是示出了锁存电路的基本配置的电路图。在此，连接到节点Nl 0 A或/和节点N20B的传输门被省略。将说明在节点N10A被设置为"1"(高电平)并且节点N20B被设置 为"0"(低电平)的状态内发生电荷的收集的情况。在初始阶段，因为 在节点N10A内的电压处于高电平，所以P沟道型MOS晶体管MP10B被 保持在导通状态内，并且N沟道型MOS晶体管MN10B被保持在截止状 态内。此外，因为在节点N20B内的电压处于低电平，所以P沟道型MOS 晶体管MP10A被保持在截止状态内，并且N沟道型MOS晶体管MN10A 被保持在导通状态内。在此，如果允许辐射入射在节点N10A附近，则 在节点N10A内收集电子，使得被设置到节点N10A的数据从"1"向"0" 反相(节点N10A从高电平向低电平改变)。此时，因为P沟道MOS晶体管 MP10B和N沟道型MOS晶体管MN10B的栅极电压改变到低电平，所以P沟道型MOS晶体管MP10B从截止状态改变到导通状态，并且N沟道型 MOS晶体管MN10B从导通状态改变到截止状态。由此，节点N20B的电 压改变到高电平。即，被设置到节点N20B的数据从"0"向"1"反相。因此，在图l内所示的锁存电路将继续保持应当初始锁存的数据的反相 状态。作为用以针对这样的软误差的半导体存储器，已知DICE(双互锁单 元)。图2示出了传统的DICE的基本配置。在图2内所示的DICE内，即 使电荷的收集发生在一个节点处，软误差基本上不发生。参见图2，将 说明在DICE内抑制软误差的原理。该DICE提供有节点N10A和N10C，在所述节点N10A和N10C处 设置同一信号电平的数据；以及节点N20B和N20D，在所述节点N20B 和N20D处设置了被设置到节点N10A、 N10C的上述数据的反相数据。 例如，当节点N10A和N10C被设置到数据"1"时，节点N20B和N20D 被设置到数据"0"。在这种情况下，因为在节点N10A和N10C内的电 压处于高电平，所以P沟道型MOS晶体管MP10B和MP10D被保持在关断 状态，且N沟道型MOS晶体管MN10B和MN10D保持在导通状态。此夕卜， 因为在节点N20B和N20D内的电压处于低电平，所以P沟道型MOS晶体 管MP10A和MP10C被保持在导通状态，且N沟道型MOS晶体管MN10A 和MN10C被保持在截止状态。在此，如果辐射入射在节点N10A附近，则将在节点N10A处收集 电荷，并且被设置到节点N10A的数据将从"1"反相到"0"(从高电平 转变为低电平)。此时，因为P沟道型MOS晶体管MP10B和N沟道型MOS 晶体管MN10D的栅极电压改变到低电平，所以P沟道型MOS晶体管 MP10B从截止状态向导通状态改变，且N沟道型MOS晶体管MN10D从 导通状态向截止状态改变。另一方面，此时，N沟道型MOS晶体管 MN10B和P沟道型MOS晶体管MP10D仍然分别在导通状态和截止状态 内。因此，节点N20B和N20D的电压从低电平向既非低电平也非高电平的不稳定的电平(不确定的值)改变。这个电压改变传播到P沟道型MOS 晶体管MP10C和N沟道型MOS晶体管MN10C，并且也在预定时间后影 响节点N10C的电压。但是，因为其需要特定时间直到节点N10C的电压 稳定，因此在那个时间期间，节点N10C可以保持高电平电压。即，即 使节点N10A的数据"1"被反相到数据"0"，节点N10C也继续保持数 据"1" 一段时间。如果在此时间期间在节点N10A内的电荷收集结束， 则每个节点的电压可以通过在节点N10C内保持的电压返回。因而，在 DICE内，因为即使在单个节点内发生电荷收集也抑制软误差，所以可 以减少锁存电路的软误差率。此外，作为另一个示例，在日本专利申请公布(JP-P2006-129477A: 现有技术1)内描述了一种用于改善锁存电路的软误差率的技术。在现有 技术l内描述的半导体电路具有两个反相器，其输出和输入中的每个连 接来用于反馈，并且当一个反相器的输入通过电荷收集而有故障时， 通过控制信号使得所述反相器处于三态或者高阻抗状态内，由此改善 了软误差率。近些年来，已经指出了一个电荷共享问题通过两个或者更多的 节点来收集由一次辐射入射产生的电荷。电荷共享的问题将在下文内 被描述作为现有技术2的0. Amusan等的"Single Event Upsets in a 130 nm Hardened Latch Design Due to Charge Sharing(在由于电荷共享导致 的130纳米硬化锁存设计内的单事件扰动)"(45th Annual International Reliability Physics Symposium, IEEE Proceedings, United States, 2007， pp. 306-311(第45届年度国际可靠性物理研讨会，IEEE会刊，美国，2007， 第306-311页))；作为现有技术3的N. Seifert等的"Assessing the impact of scaling on the efficacy of spatial redundancy based SER mitigation schemes for terrestrial applications (估计定标对于用于地面应用的基于 空间冗余的SER迁移方案的功效的影响)"(在2007年10月23日因特网 (URL: http:〃www.seise.org/selse07.program.linked.htm)上搜索到的IEEE Workshop on Silicon Errors in Logic-System Effects, United States,2007(关于在逻辑系统效应上的硅误差的IEEE工作室，美国，2007))。 虽然在图2内所示的DICE可以抑制由在一个节点内的电荷收集产生的 软误差，但是锁存的数据被反相，并且，当在两个或者多个节点内发 生电荷收集时，软误差将发生。例如，在上述示例内，当同时在两个节点N10A和N10C内发生电 荷收集时，P沟道型MOS晶体管MP10B和MP10几乎同时从截止状态改 变到接通状态，并且N沟道型MOS晶体管MN10B和MN10D几乎同时从 接通状态改变到截止状态。在这种情况下，与如上所述的原理类似， 不仅其上已经入射了辐射的节点N10A和N10C，而且其上未入射辐射的 节点N20B和N20D立本文档来自技高网...

【技术保护点】
一种锁存电路，包括：　第一节点，其是三个或者更多，并且向其设置第一信号电平的电压；　第二节点，其是三个或者更多，并且向其设置通过反相所述第一信号电平而获得的第二信号电平的电压；　第一节点电压控制电路，具有所述第一节点；以及 ，　第二节点电压控制电路，具有所述第二节点，　其中，所述第一节点电压控制电路中的每个与所述三个或者更多的第二节点中的至少两个相连接，并且基于所述至少两个第二节点的电压来控制所述第一节点的电压，以及　所述第二节点电压控制电路 中的每个与所述三个或者更多的第一节点中的至少两个相连接，并且基于所述至少两个第一节点的电压来控制所述第二节点的电压。

【技术特征摘要】
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【专利技术属性】
技术研发人员：山本宽，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]