用于高速接口的锁存电路制造技术

本发明专利技术公开了一种用于高速接口的锁存电路，包括：信号输入端、锁存单元、放大器单元、控制信号发生单元和射极跟随器单元，所述信号输入端与锁存单元相连接，所述射极跟随器单元连接在放大器单元和锁存单元之间，所述控制信号发生单元并联在放大器单元上，所述信号输入端上还并联有控制开关单元。通过上述方式，本发明专利技术用于高速接口的锁存电路能够提高运行速度，结构简单，便于使用。

【技术实现步骤摘要】

本专利技术涉及电子电路领域，特别是涉及一种用于高速接口的锁存电路。
技术介绍
随着半导体制造工艺的不断提升，芯片与芯片间的通信速度越来越高，对接收电路的处理高速信号能力提出了更高的要求。锁存，就是把信号展示以位置某种电平状态。锁存器，就是输出端的状态不会随输入端的变化而变化，仅在有锁存信号时输入的状态被保存到输出，知道下一个锁存喜好来时才改变。对于高速锁存器而言，在信号触发的半个周期内，需要保持输入信号的稳定，一旦输入信号的完整性受到其他因素的干扰，将可能造成误 触发。作为接收电路的前端，可以通过EQUALIZER，DFE等电路技术来提高电路以及系统的带宽，但最终要将模拟信号转化为数字信号进行处理。此时就必须对接收恢复的数据进行采样，而采样电路往往是不可忽略的制约系统带宽的一个瓶颈。常规的采样电路由于其自身结构的特性决定了其不能达到很高的带宽，这就制约了整个接收系统的带宽。此时就需要有一种高带宽的采样保持电路，这样才可以突破采样保持电路的瓶颈，进一步提升整个接收系统的带宽。
技术实现思路
本专利技术主要解决的技术问题是提供一种用于高速接口的锁存电路，能够提高运行速度，结构简单，便于使用。为解决上述技术问题，本专利技术采用的一个技术方案是提供一种用于高速接口的锁存电路，包括信号输入端、锁存单元、放大器单元、控制信号发生单元和射极跟随器单元，所述信号输入端与锁存单元相连接，所述射极跟随器单元连接在放大器单元和锁存单元之间，所述控制信号发生单元并联在放大器单元上，所述信号输入端上还并联有控制开关单元。在本专利技术一个较佳实施例中，所述锁存单元包括多个串联的寄存器。在本专利技术一个较佳实施例中，所述锁存单元还与接地输出端相连接。在本专利技术一个较佳实施例中，所述控制信号发生单元包括计数单元和存储单元。在本专利技术一个较佳实施例中，所述信号输入端包括一信号识别转换单元。本专利技术的有益效果是本专利技术用于高速接口的锁存电路，能够提高运行速度，结构简单，便于使用。附图说明图I是本专利技术用于高速接口的锁存电路一较佳实施例的结构示意图；； 附图中各部件的标记如下1、信号输入端，2、锁存单元，3、放大器单元，4、控制信号发生单元，5、射极跟随器单元，6、控制开关单元，7、接地输出端。具体实施例方式下面结合附图对本专利技术的较佳实施例进行详细阐述，以使本专利技术的优点和特征能更易于被本领域技术人员理解，从而对本专利技术的保护范围做出更为清楚明确的界定。请参阅图1，一种用于高速接口的锁存电路，包括信号输入端I、锁存单元2、放大器单元3、控制信号发生单元4和射极跟随器单元5，所述信号输入端I与锁存单元2相连接，所述射极跟随器单元5连接在放大器单元3和锁存单元2之间，所述控制信号发生单元4并联在放大器单元3上，所述信号输入端I上还并联有控制开关单元6。另外，所述锁存单元2包括多个串联的寄存器。另外，所述锁存单元2还与接地输出端7相连接。另外，所述控制信号发生单元4包括计数单元和存储单元。 另外，所述信号输入端7包括一信号识别转换单元。区别于现有技术，本专利技术用于高速接口的锁存电路，能够提高运行速度，结构简单，便于使用。以上所述仅为本专利技术的实施例，并非因此限制本专利技术的专利范围，凡是利用本专利技术说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的
，均同理包括在本专利技术的专利保护范围内。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于高速接口的锁存电路，其特征在于，包括信号输入端、锁存单元、放大器单元、控制信号发生单元和射极跟随器单元，所述信号输入端与锁存单元相连接，所述射极跟随器单元连接在放大器单元和锁存单元之间，所述控制信号发生单元并联在放大器单元上，所述信号输入端上还并联有控制开关单元。2.根据权利要求I所述的用于高速接口的锁存电路，其特征在于...

【专利技术属性】
技术研发人员：陈峰，
申请(专利权)人：常州芯奇微电子科技有限公司，
类型：发明
国别省市：