一种SRAM输出锁存电路制造技术

本发明专利技术提供一种SRAM输出锁存电路，所述SRAM输出锁存电路至少包括：用于放大信号的灵敏放大器，用于产生预置位信号的预置位信号产生电路以及连接于所述灵敏放大器及所述预置位信号产生电路输出端的RS锁存电路；所述预置位信号产生电路使所述RS锁存器预先输出信号“1”，当所述灵敏放大器的输入信号为“0”时，所述RS锁存器的输出信号由信号“1”跳变为信号“0”；当所述灵敏放大器的输入信号为“1”时，所述RS锁存器的输出信号保持为信号“1”。本发明专利技术的SRAM输出锁存电路通过增加一个预置位信号，减少输出“1”的时间，达到缩小SRAM整体访问时间的目的，进而提升SRAM的性能。

【技术实现步骤摘要】

本专利技术涉及半导体存储
，特别是涉及一种SRAM输出锁存电路。
技术介绍
SRAM (Static Random Access Memory)即静态随机存储器，它是一种具有静止存取功能的内存，不需要刷新电路即能保存它内部存储的数据，具有速度快，工作效率高等优点。SRAM —般包括存储单元阵列和外围电路，其中，存储单元阵列是SRAM的核心，用于存储数据，由存储单元按行和列排列而成；外围电路包括地址译码器，灵敏放大器，控制电路，缓冲/驱动电路；其中控制电路控制地址译码器选择存储单元阵列中的存储单元，并将该单元中存储的数据通过灵敏放大器放大读出。如图1所示为现有技术中的SRAM输出锁存电路1，所述SRAM输出锁存电路I包括灵敏放大器11及RS锁存电路12，所述灵敏放大器11为双端输入双端输出结构，其输入端连接一组位线(Bit line):第一位线BL和第二位线BLB,所述第一位线BL和第二位线BLB传输的信号为一组取反的数据信号，所述数据信号从SRAM的存储单元阵列中被读取出来并输入所述灵敏放大器11。由于存储单元容量有限，所以其输出电压表现为小信号，所述灵敏放大器11将从位线上接收到的小信号迅速放大到全电压范围的信号并输出，不必等位线上的小信号一直下降到能够触发下一级的逻辑门，再进行下一步的信号处理，以此可提高访问速度。所述RS锁存电路12连接于所述灵敏放大器11的输出端，用于对所述灵敏放大器11输出的信号进行锁存。该SRAM输出锁存电路I能完成对存储单元阵列中读取信号的放大和输出。但是，这种结构的SRAM输出锁存电路存在一个问题，当第一位线BL输入的信号为“0”，第二位线BLB输入的信号为“ I ”时，输入信号比较并放大后得到信号“0”，信号“O”被传输到RS锁存电路的复位端，由于与非门的特性，有“O”出“1”，所以无论另一个信号为何值，与非门输出均为“1”，再通过反相器输出端Q输出的值为“O” ;但是当第一位线BL输入的信号为“1”，第二位线BLB输入的信号为“O”时，输入信号比较并放大后得到信号“1”，信号“ I ”被放大后传输到RS锁存电路的复位端，复位端的信号“ I ”要被输出必须等置位端的信号“O”通过与非门输出“ I ”，该信号“ I ”再通过交叉耦合与复位端的信号“ I ” 一起输入到与非门，则复位端的信号“I”需要置位端的信号“O”配合实现输出。由于RS锁存电路特性，传输信号“ I ”的时间比传输信号“O”的时间长I?2级门延迟时间。如图2所示为上述结构的SRAM输出锁存电路的波形示意图，当灵敏放大器11的使能信号SA_Enable有效(从低电平跳变到高电平)时，灵敏放大器11将第一位线BL上的数据和第二位线BLB上的数据进行比较，并将比较结果放大后输出至第一输出端D0UT，比较结果的反信号输出至第二输出端D0UTB，最终数据通过RS锁存电路的输出端Q输出，输出信号“I”时延迟时间较长。随着CMOS工艺尺寸降低到40nm甚至更低，SRAM对系统设计性能的影响越来越重要，SRAM已经成为制约系统设计时序的关键路径。因此，对于在SRAM访问时间的任何微小的提升都显得格外重要，如何减少SRAM数据传输的时间，尤其是传输信号“ I ”的时间，提升整个SRAM的访问时间以优化SRAM的性能，已成为本领域的技术人员亟待解决的问题之一。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种SRAM输出锁存电路，用于解决现有技术中SRAM的访问时间长的问题。为实现上述目的及其他相关目的，本专利技术提供一种SRAM输出锁存电路，所述SRAM输出锁存电路至少包括:灵敏放大器，预置位信号产生电路，RS锁存电路；所述灵敏放大器连接于SRAM存储单元，用于将所述SRAM存储单元中输出的数据信号比较后放大，便于后续电路对所述数据信号的识别；所述预置位信号产生电路产生预置位信号，使所述RS锁存电路预先输出高电平信号;所述RS锁存电路连接于所述灵敏放大器及所述预置位信号产生电路，用于锁存及传输所述灵敏放大器输出的信号。优选地，所述预置位信号产生电路包括第一反相器和两输入的第一与非门，所述第一反相器的输出端连接于所述第一与非门的一个输入端，所述第一反相器的输入端与所述第一与非门的另一个输入端相连。优选地，所述预置位信号产生电路使所述RS锁存器预先输出信号“1”，当所述灵敏放大器的输入信号为“O”时，所述RS锁存器的输出信号由信号“I”跳变为信号“O”；当所述灵敏放大器的输入信号为“ I ”时，所述RS锁存器的输出信号保持为信号“ I ”。优选地，所述灵敏放大器的输入端连接一组数据信号取反的位线。优选地，所述灵敏放大器的使能信号高有效。优选地，所述预置位信号产生电路的输入信号为时钟信号。优选地，所述预置位信号为低电平脉冲。优选地，所述RS锁存电路包括第二与非门、第三与非门及第二反相器，所述第二与非门及所述第三与非门的输入端和输出端分别交叉耦合，所述第二反相器连接于所述第三与非门的输出端。更优选地，所述第二与非门及所述第三与非门为两输入与非门。优选地，所述灵敏放大器的输出端连接于所述RS锁存电路的复位端，所述预置位信号产生电路的输出端连接于所述RS锁存电路的置位端。如上所述，本专利技术的SRAM输出锁存电路，具有以下有益效果:本专利技术的SRAM输出锁存电路通过增加一个预置位信号，减少输出“I”的时间，达到缩小SRAM整体访问时间的目的，进而提升SRAM的性能。【附图说明】图1显示为现有技术中的SRAM输出锁存电路示意图。图2显示为现有技术中的SRAM输出锁存电路的波形示意图。图3显示为本专利技术中的SRAM输出锁存电路示意图。图4显示为本专利技术中的SRAM输出锁存电路的波形示意图。图5显示为本专利技术中的预置位信号产生电路的波形示意图。元件标号说明I SRAM输出锁存电路11灵敏放大器12 RS锁存电路2 SRAM输出锁存电路21灵敏放大器22预置位信号产生电路221第一反相器222第一与非门23 RS锁存电路231第二与非门232第三与非门233第二反相器SA_Enable灵敏放大器的使能信号BL第一位线BLB第二位线OUT第一输出端OUTB第二输出端QRS锁存电路的输出端SET预置位信号Int_clk 时钟信号Int_clkb 时钟信号【具体实施方式】以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。请参阅图3?图5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。如图3所示，本专利技术提供一种SRAM输出锁存电路，所述SRAM输出锁存电路2至少包括:灵敏放大器21，预置位信号产生电路22，RS锁存电路23 ；所述灵敏放大器21连接于SRAM存储单元，用于将所述SRAM存储单元中输出的数据信号比较后放大输出本文档来自技高网...

【技术保护点】
一种SRAM输出锁存电路，其特征在于，所述SRAM输出锁存电路至少包括：灵敏放大器，预置位信号产生电路，RS锁存电路；所述灵敏放大器连接于SRAM存储单元，用于将所述SRAM存储单元中输出的数据信号比较后放大，便于后续电路对所述数据信号的识别；所述预置位信号产生电路产生预置位信号，使所述RS锁存电路预先输出高电平信号；所述RS锁存电路连接于所述灵敏放大器及所述预置位信号产生电路，用于锁存及传输所述灵敏放大器输出的信号。

【技术特征摘要】

【专利技术属性】
技术研发人员：郝旭丹，方伟，史增博，陈双文，潘劲东，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31