锁存电路及使用锁存电路的显示装置制造方法及图纸

本发明专利技术提供锁存电路及使用锁存电路的显示装置。包括：输入晶体管；连接在上述输入晶体管的第二电极和第一锁存控制线之间的保持电容；第一电极与上述第一锁存控制线连接，栅极与上述输入晶体管的第二电极连接的第一晶体管；栅极与上述第一晶体管的第二电极连接，第一电极与第二锁存控制线连接的第二晶体管；栅极与上述第一晶体管的第二电极连接，第一电极与上述第二晶体管的第二电极连接，并且第二电极与输出端子连接的第三晶体管；连接在上述第一晶体管的第二电极和上述第二晶体管的第二电极之间的电容；和连接在上述第一晶体管的第二电极和上述第一锁存控制线之间的二极管。

【技术实现步骤摘要】

本专利技术涉及锁存电路(latch circuit)及使用锁存电路的显示装置,特别是涉及仅使用η型MOS晶体管和P型MOS晶体管中任一种形成锁存电路的单沟道锁存电路及使用单沟道锁存电路的显示装置。
技术介绍
一般来说，锁存电路通常由CMOS电路构成，普遍的锁存电路例如图8所示，使用连接在供给规定电压即VDD电压的电源线(LVDD)与例如供给接地电位即GND电压的电源线(LGND)之间的 η 型 MOS 晶体管(ΝΜΤ93、ΝΜΤ94)和 ρ 型 MOS 晶体管(ΡΜΤ95、ΡΜΤ96)。图9表示图8所示的扫描电压(Φ6)、驱动时钟(ΦΑΟ和各节点(Ν91、Ν92、Ν93、Ν94)的时间变化的情况。首先，说明数据线(LD)上的电压(data，数据)为Low电平(低电平，下称L电平)的VL电压的情况。如图9所示，在时刻(tl)，当扫描线(LG)上的扫描电压(Φ6)从L电平的VL电压变化为High电平(高电平，下称H电平)的VHl电压时，η型MOS晶体管(ΝΜΤ91)导通(接通)，数据线(LD)上的电压(data在时刻(tl)为VL电压)被保持电容(CD)获取(读入)。由此，节点(N91)成为VL电压。然后，在时刻(t2)，当锁存控制线(LAC)上的驱动时钟(Φ AC)从L电平的VL电压变化为H电平的VH2电压时，η型MOS晶体管(ΝΜΤ92)导通，节点(Ν94)成为VL电压。由此，ρ型MOS晶体管(ΡΜΤ95)和η型MOS晶体管(ΝΜΤ94)导通，ρ型MOS晶体管(ΡΜΤ96)和η型MOS晶体管(ΝΜΤ93)关断(截止)，节点(Ν92)即第二输出(0UT2)成为GND电压，节点(Ν93)即第一输出(OUTl)成为VDD电压。从而，第一输出(OUTl)的输出成为H电平，第二输出(0UT2)的输出成为L电平。然后，说明数据线(LD)上的电压(data)为H电平的VDH电压的情况。如图9所示，在时刻(t3)，当扫描线(LG)上的扫描电压(Φ6)从L电平的VL电压变化为H电平的VHl电压时，η型MOS晶体管(ΝΜΤ91)导通，数据线(LD)上的电压(data在时刻(t3)为VDH电压)被取入到保持电容(CD)。由此，节点(N91)成为VH3电压。然后，在时刻(t4)，当锁存控制线(LAC)上的驱动时钟(Φ AC)从L电平的VL电压变化为H电平的VH2电压时，η型MOS晶体管(ΝΜΤ92)导通，节点(Ν94)成为VH4电压。由此，η型MOS晶体管(ΝΜΤ93)和ρ型MOS晶体管(ΝΜΤ96)导通，ρ型MOS晶体管(ΡΜΤ95)和η型MOS晶体管(ΝΜΤ94)关断，节点(Ν92)即第二输出(0UT2)成为VDD电压，节点(Ν93)即第一输出(OUTl)成为GND电压。从而，第一输出(OUTl)的输出成为L电平，第二输出(0UT2)的输出成为H电平。另外，如图9所示，VDD电压及GND电压是一定的。作为图8所示的锁存电路的具体的使用方法的一例，存在如图10所示作为显示器(下面，称为可动快门方式的显示器)的像素电路的使用方法，其通过锁存电路的两个输出(第一输出0UT1、第二输出0UT2)来对可动快门(S)的位置进行电控制，进行图像显示。其中，可动快门(S)有时也称为机械快门。可动快门方式的显示器有时也称为MEMS (MicroElectro Mechanical Systems,微电子机械系统)快门方式显示器。此外，可动快门方式的显示器在例如在专利文献I (日本特开2008-197668号公报)中已被公开。在图10所示的可动快门方式的显示器的像素电路中，可动快门(S)在电场方向上高速移动。因此，在节点(N92)为GND电压，节点(N93)为VDD电压的情况下，可动快门(S)向节点(N93)侧移动，在节点(N92)为VDD电压，节点(N93)为GND电压时，可动快门(S)向节点(N92)侧高速移动。像素的发光状态和非发光状态通过可动快门(S)的开闭来控制。在具有背光源的可动快门方式的显示器中，例如，在可动快门(S)向节点(N92)侧移动时，背光透射，像素成 为发光状态，在可动快门(S)向节点(N93)侧移动时，背光不能透射，像素成为非发光状态。由此，与在液晶显示装置中液晶层对输出光的控制的动作相同地，能够通过可动快门⑶控制来自像素的输出光，显示图像。另外，在图10中，LSS为可动快门控制线，CtS为可动快门控制信号。可动快门控制信号0S)为规定的一定电压。另外，有时也像液晶显示装置的反转驱动那样为s电压。在该图10所示的可动快门方式的显示器的像素电路中，在写入期间(图9的TA)内，按各行为单位将数据写入各像素，在可动快门状态设定期间(图9的TB)，使可动快门(S)向节点(N92)或节点(N93)移动，在显示期间(图9的TC)显示图像。在利用图8所示的CMOS电路形成锁存电路的情况下，使用半导体层由多晶硅构成的MOS晶体管。但是，使用半导体层由多晶硅构成的MOS晶体管的CMOS制造工艺，一般需要6至10左右的数量的光刻工序，因此,可以说由现有CMOS电路形成的锁存电路的结构的制造工艺的负担大。而相对的，若CMOS电路采用只使用η型MOS晶体管和ρ型MOS晶体管中任一种的单沟道晶体管结构，则一般能够削减两个左右的光刻工序，能够降低制造工艺的负担。而且，当使用半导体层由非晶硅构成的MOS晶体管时，与使用半导体层由多晶硅构成的MOS晶体管的情况相比，能够降低工艺成本。本专利技术是基于上述见解而完成的，本专利技术的目的在于提供降低制造工艺的负担的锁存电路及使用锁存电路的显示装置。本专利技术的目的还在于，提供能够以较短的时间间隔将锁存信息锁存的单沟道锁存电路及使用单沟道锁存电路的显示装置。本专利技术的上述目的、其它目的和新的特征能够通过本说明书的记载和附图而明确。
技术实现思路
简单说明本申请公开的专利技术中有代表性的部分的概要，如下所述。(I) 一种锁存电路，在输入了扫描电压时读入数据并锁存上述数据，其特征在于，包括第一锁存控制线，被供给第一驱动时钟；第二锁存控制线，被供给第二驱动时钟；具有栅极、第一电极和第二电极的输入晶体管，在上述扫描电压输入到上述栅极时，读入与“O”或“I”的数据对应的电压；第一电容，连接在上述输入晶体管的上述第二电极和上述第一锁存控制线之间，保持由上述输入晶体管读入的电压；具有栅极、第一电极和第二电极的第一导电型的第一晶体管，其中，上述第一电极与上述第一锁存控制线连接，上述栅极与上述输入晶体管的上述第二电极连接；具有栅极、第一电极和第二电极的上述第一导电型的第二晶体管，其中，上述栅极与上述第一晶体管的上述第二电极连接，上述第一电极与上述第二锁存控制线连接；具有栅极、第一电极和第二电极的上述第一导电型的第三晶体管，其中，上述栅极与上述第一晶体管的上述第二电极连接，上述第一电极与上述第二晶体管的上述第二电极连接，并且上述第二电极与输出端子连接；第二电容，连接在上述第一晶体管的上述第二电极和上述第二晶体管的上述第二电极之间；和二极管，连接在上述第一晶体管的上述第二电极和上述第一锁存控制线之间。(2)在(I)中,在上述扫描电压输入后,上述第一驱动时钟从第一电压变化为第二电压，在上述第一驱动时钟从上述第一电压变化为上述第二电压后本文档来自技高网...

【技术保护点】
一种锁存电路，在输入了扫描电压时读入数据并锁存所述数据，其特征在于，包括：第一锁存控制线，被供给第一驱动时钟；第二锁存控制线，被供给第二驱动时钟；具有栅极、第一电极和第二电极的输入晶体管，在所述扫描电压输入到所述栅极时，读入与“0”或“1”的数据对应的电压；第一电容，连接在所述输入晶体管的所述第二电极和所述第一锁存控制线之间，保持由所述输入晶体管读入的电压；具有栅极、第一电极和第二电极的第一导电型的第一晶体管，其中，所述第一电极与所述第一锁存控制线连接，所述栅极与所述输入晶体管的所述第二电极连接；具有栅极、第一电极和第二电极的所述第一导电型的第二晶体管，其中，所述栅极与所述第一晶体管的所述第二电极连接，所述第一电极与所述第二锁存控制线连接；具有栅极、第一电极和第二电极的所述第一导电型的第三晶体管，其中，所述栅极与所述第一晶体管的所述第二电极连接，所述第一电极与所述第二晶体管的所述第二电极连接，并且所述第二电极与输出端子连接；第二电容，连接在所述第一晶体管的所述第二电极和所述第二晶体管的所述第二电极之间；和二极管，连接在所述第一晶体管的所述第二电极和所述第一锁存控制线之间。

【技术特征摘要】
2011.05.12 JP 2011-1068951.一种锁存电路，在输入了扫描电压时读入数据并锁存所述数据，其特征在于，包括 第一锁存控制线，被供给第一驱动时钟； 第二锁存控制线，被供给第二驱动时钟； 具有栅极、第一电极和第二电极的输入晶体管，在所述扫描电压输入到所述栅极时，读入与“O”或“ I”的数据对应的电压； 第一电容，连接在所述输入晶体管的所述第二电极和所述第一锁存控制线之间，保持由所述输入晶体管读入的电压； 具有栅极、第一电极和第二电极的第一导电型的第一晶体管，其中，所述第一电极与所述第一锁存控制线连接，所述栅极与所述输入晶体管的所述第二电极连接； 具有栅极、第一电极和第二电极的所述第一导电型的第二晶体管，其中，所述栅极与所述第一晶体管的所述第二电极连接，所述第一电极与所述第二锁存控制线连接； 具有栅极、第一电极和第二电极的所述第一导电型的第三晶体管，其中，所述栅极与所述第一晶体管的所述第二电极连接，所述第一电极与所述第二晶体管的所述第二电极连接，并且所述第二电极与输出端子连接； 第二电容，连接在所述第一晶体管的所述第二电极和所述第二晶体管的所述第二电极之间；和 二极管，连接在所述第一晶体管的所述第二电极和所述第一锁存控制线之间。2.如权利要求I所述的锁存电路，其特征在于 在所述扫描电压输入后，所述第一驱动时钟从第一电压变化为第二电压， 在所述第一驱动时钟从所述第一电压变化为所述第二电压后，所述第二驱动时钟从所述第一电压变化为所述第二电压， 在所述第一驱动时钟从所述第二电压变化为所述第一电压后，所述第二驱动时钟从所述第二电压变化为所述第一电压， 所述输出端子的电压，在所述第二驱动时钟从所述第一电压变化为所述第二电压时，成为所述第二电压，在所述第二驱动时钟从所述第二电压变化为所述第一电压时，根据所述第一晶体管的导通状态或关断状态，成为所述第二电压或所述第一电压。3.如权利要求I所述的锁存电路，其特征在于 所述二极管由二极管接法的晶体管构成， 所述输入晶体管、所述第一晶体管、所述第二晶体管、所述第三晶体管和所述二极管，是半导体层由非晶硅构成的薄膜晶体管。4.如权利要求2所述的锁存电路，其特征在于 所述二极管由二极管接法的晶体管构成， 所述输入晶体管、所述第一晶体管、所述第二晶体管、所述第三晶体管和所述二极管为η型晶体管， 所述第二电压是比所述第一电压更高电位的电压。5.一种锁存电路，在输入了扫描电压时读入数据并锁存所述数据，其特征在于，包括 第一锁存控制线，被供给第一驱动时钟； 第二锁存控制线，被供给第二驱动时钟； 具有栅极、第一电极和第二电极的输入晶体管，在所述扫描电压输入到所述栅极时，读入与“O”或“ I”的数据对应的电压； 第一电容，连接在所述输入晶体管的所述第二电极和所述第一锁存控制线之间，保持由所述输入晶体管读入的电压； 具有栅极、第一电极和第二电极的第一导电型的第一晶体管，其中，所述栅极与所述输入晶体管的所述第二电极连接，所述第一电极与所述第一锁存控制线连接； 具有栅极、第一电极和第二电极的所述第一导电型的第二晶体管，其中，所述栅极与所述第一晶体管的所述第二电极连接，所述第一电极与所述第二锁存控制线连接，并且所述第二电极与输出端子连接；和 二极管，连接在所述第一晶体管的所述第二电极和所述第一锁存控制线之间。6.如权利要求5所述的锁存电路，其特征在于 在所述扫描电压输入后，所述第一驱动时钟从第一电压变化为第二电压， 在所述第一驱动时钟从所述第一电压变化为所述第二电压后，所述第二驱动时钟从第三电压变化为第四电压， 在所述第一驱动时钟从所述第二电压变化为所述第一电压后，所述第二驱动时钟从所述第四电压变化为所述第三电压， 所述输出端子的电压，在所述第二驱动时钟从所述第三电压变化为所述第四电压时，成为所述第四电压，在所述第二驱动时钟从所述第四电压变化为所述第三电压时，根据所述第一晶体管的导通状态或关断状态，成为所述第四电压或所述第三电压...

【专利技术属性】
技术研发人员：宫泽敏夫，宫本光秀，
申请(专利权)人：株式会社日立显示器，
类型：发明
国别省市：