屏蔽栅沟槽MOSFET及其制造方法技术

本发明专利技术公开了一种屏蔽栅沟槽MOSFET，在栅极结构的沟槽的侧面和底部表面形成有底部氧化层，屏蔽多晶硅将沟槽完全填充；在底部氧化层自对准定义下屏蔽多晶硅被自对准回刻到沟槽的底部；自对准回刻后的屏蔽多晶硅表面被氧化形成多晶硅间隔离氧化层；在形成多晶硅间隔离氧化层后底部氧化层被回刻沟槽的底部，回刻后的底部氧化层和多晶硅间隔离氧化层将屏蔽多晶硅包围并在沟槽的顶部形成顶部沟槽；在顶部沟槽的侧面有栅氧化层并填充有多晶硅栅。本发明专利技术还公开了一种屏蔽栅沟槽MOSFET的制造方法。本发明专利技术能在降低器件的阈值电压的同时降低器件的栅源漏电，能提高多晶硅间隔离氧化层的厚度一致性，使多晶硅间隔离氧化层对应的电容稳定且可控。

【技术实现步骤摘要】
屏蔽栅沟槽MOSFET及其制造方法
本专利技术涉及半导体集成电路制造领域，特别是涉及一种屏蔽栅(ShieldGateTrench，SGT)沟槽MOSFET；本专利技术还涉及一种屏蔽栅沟槽MOSFET的制造方法。
技术介绍
如图1A至图1P所示，是现有屏蔽栅沟槽MOSFET的制造方法各步骤中的器件结构示意图；这种方法形成具有上下结构的屏蔽栅沟槽栅结构，通常，屏蔽栅沟槽MOSFET的导通区由多个原胞周期性排列组成，所述导通区的各原胞都包括一个栅极结构，具有上下结构的屏蔽栅沟槽栅结构中，还需要设置一个栅极引出区，包括栅极引出区的形成步骤如下：步骤一、如图1A所示，提供一半导体衬底如硅衬底101；在半导体衬底101的表面形成硬质掩模层201，硬质掩模层201能采用氧化层，或采用氧化层加氮化层。如图1B所示，之后采用光刻工艺对硬质掩模层201进行刻蚀定义出栅极形成区域，之后再以硬质掩模层201为掩模对半导体衬底101进行刻蚀形成沟槽202。图1B中仅显示了一个原胞的栅极形成区域以及栅极引出区的形成区域，栅极引出区域的沟槽单独用标记202a标出，但是沟槽202和202a实际上是采用相同的工艺同时形成。步骤二、如图1C所示，去除硬质掩模层201。如图1D所示，在沟槽202的侧面和底部表面形成底部氧化层102。沟槽202a中同时形成的底部氧化层单独用标记102a标出。步骤三、如图1E所示，在所述沟槽202中填充源多晶硅103，该源多晶硅103即为屏蔽多晶硅，源多晶硅103一般和源极相连，用于形成屏蔽栅。沟槽202a中同时形成的源多晶硅单独用标记103a标出。步骤四、如图1F所示，对源多晶硅103进行回刻，该回刻将沟槽202和202a外的源多晶硅103都去除，沟槽202和202a内的源多晶硅103顶部分别和半导体衬底101相平。步骤五、如图1G所示，形成光刻胶层203，光刻胶层203将栅极引出区覆盖，将导通区打开，之后进行多晶硅回刻，将沟槽202内的源多晶硅103回刻到沟槽的底部。由图1G所示可知，回刻后的源多晶硅103的顶部具有尖角，尖角请参考虚线圈204所示。如图1H所示，之后进行底部氧化层103的回刻，底部氧化层103被回刻到沟槽202的底部。实际应用中，底部氧化层103保留的高度由后续需要形成的沟道长度决定。由图1H可以看出，由于沟槽202本身具有倾斜结构，使得源多晶硅103的侧面为倾斜结构，这样在标记205所示的角落处，源多晶硅103的侧面和底部氧化层103的表面之间的夹角会小于90度。步骤六、如图1I所示，去除光刻胶层203；之后进行热氧化工艺同时形成栅氧化层104和多晶硅间隔离氧化层104a。这种方法形成的多晶硅间隔离氧化层104a的缺点是，多晶硅间隔离氧化层104a的厚度受到栅氧化层104的厚度的限制，同样栅氧化层104的厚度也会受到多晶硅间隔离氧化层104a的厚度的限制，使得栅氧化层104无法继续减薄，因为减薄后多晶硅间隔离氧化层104a也会变薄，从而影响源多晶硅103和后续的多晶硅栅105之间的隔离，容易产生栅源的漏电。另外，在虚线圈205所示的角落处的多晶硅间隔离氧化层104a的厚度比其它区域的要薄，这使得虚线圈205处容易产生栅源之间的漏电。另外，虚线圈204所示区域中的尖角缺陷最后也容易产生栅源之间的漏电。步骤七、如图1J所示，形成多晶硅栅105。之后的步骤包括：如图1K所示，形成阱区106，源区107。如图1L所示，形成层间膜108。如图1M所示，形成接触孔109的开口109a；较佳为，开口109a形成之后，还需要在源区107顶部所对应的接触孔111a的底部形成阱区接触区。如图1N所示，之后在开口109a中填充金属形成接触孔109。如图1O所示，形成正面金属层110。如图1O所示，采用光刻刻蚀工艺对正面金属层110进行图形化分别形成源极和栅极，其中源极通过接触孔109和底部的源区107、阱区接触区以及源多晶硅103a接触，栅极通过接触孔109和多晶硅栅105接触。其中源多晶硅103通过和源多晶硅103a相连并通过源多晶硅103a顶部的接触孔109连接到源极，实现将源多晶硅103和源极的连接。如图1P所示，之后形成在半导体衬底101的背面形成漏区和背面金属层111，由背面金属层111组成漏极。本专利技术涉及的上述沟槽栅MOSFET器件为具有上下结构的屏蔽栅沟槽MOSFET，由图1I所示可知栅氧化层104以及屏蔽栅的隔离介质层即多晶硅间隔离氧化层104a同时形成，这样栅氧化层104就决定了沟槽栅即多晶硅栅105和屏蔽栅即源多晶硅103之间的隔离水平，当栅氧化层104厚度较薄时，容易造成栅源之间的漏电，这样就束缚了该结构在低阈值电压器件中的应用。由此可知，为了得到低阈值电压器件，就需要采用较薄的栅氧化层104，而较薄的栅氧化层104会同时使多晶硅间隔离氧化层104a的厚度降低从而增加栅源之间的漏电，所以现有方法无法解决降低阈值电压和降低栅源漏电之间的矛盾。另外，现有方法形成的器件还具有前面所述的在虚线圈205所示的角落处的多晶硅间隔离氧化层104a的厚度比其它区域的要薄，这使得虚线圈205处容易产生栅源之间的漏电。以及在虚线圈204所示区域中的尖角缺陷最后也容易产生栅源之间的漏电。
技术实现思路
本专利技术所要解决的技术问题是提供一种屏蔽栅沟槽MOSFET，能在降低器件的阈值电压的同时降低器件的栅源漏电。为此，本专利技术还提供一种屏蔽栅沟槽MOSFET的制造方法。为解决上述技术问题，本专利技术提供的屏蔽栅沟槽MOSFET的导通区由多个原胞周期性排列组成，所述导通区的各原胞都包括一个栅极结构，所述栅极结构包括：形成于半导体衬底中的沟槽，在所述沟槽的侧面和底部表面形成有底部氧化层，屏蔽多晶硅将形成有所述底部氧化层的所述沟槽完全填充。在所述底部氧化层的自对准定义下所述屏蔽多晶硅被自对准回刻到所述沟槽的底部且自对准回刻后的所述屏蔽多晶硅表面形成有尖角缺陷。自对准回刻后的所述屏蔽多晶硅表面被氧化形成多晶硅间隔离氧化层，所述多晶硅间隔离氧化层将所述屏蔽多晶硅表面的尖角缺陷消除。在形成所述多晶硅间隔离氧化层后所述底部氧化层被回刻所述沟槽的底部，回刻后的所述底部氧化层和所述多晶硅间隔离氧化层将所述屏蔽多晶硅包围并在所述沟槽的顶部形成顶部沟槽。在所述顶部沟槽的所述半导体衬底侧面有栅氧化层，在形成有所述栅氧化层的所述顶部沟槽中填充有多晶硅栅。进一步的改进是，所述导通区的各原胞还包括：形成于所述半导体衬底表面的第二导电类型的阱区，所述半导体衬底具有第一导电类型掺杂；所述阱区的结深小于所述顶部沟槽的深度，所述多晶硅栅从侧面覆盖所述阱区且被所述多晶硅栅侧面覆盖的所述阱区表面用于形成沟道。形成于所述阱区表面的第一导电类型重掺杂的源区。层间膜覆盖在所述沟槽的区域表面以及所述沟槽外的所述半导体衬底表面。在所述源区顶部形成有穿过对应的层间膜的接触孔并都连接到由正面金属层组成的源极。在所述多晶硅栅的顶部形成有穿过对应的层间膜的接触孔并连接到由正面金属层组成的栅极。进一步的改进是，屏蔽栅沟槽MOSFET还包括：第一导电类型重掺杂的漏区，形成于减薄后的所述半导体衬底的背面，在所述漏区的背面形成有背面金属层作为漏极。进一步的改进是，屏蔽栅沟槽MOSFE本文档来自技高网...

【技术保护点】
屏蔽栅沟槽MOSFET，其特征在于，屏蔽栅沟槽MOSFET的导通区由多个原胞周期性排列组成，所述导通区的各原胞都包括一个栅极结构，所述栅极结构包括：形成于半导体衬底中的沟槽，在所述沟槽的侧面和底部表面形成有底部氧化层，屏蔽多晶硅将形成有所述底部氧化层的所述沟槽完全填充；在所述底部氧化层的自对准定义下所述屏蔽多晶硅被自对准回刻到所述沟槽的底部且自对准回刻后的所述屏蔽多晶硅表面形成有尖角缺陷；自对准回刻后的所述屏蔽多晶硅表面被氧化形成多晶硅间隔离氧化层，所述多晶硅间隔离氧化层将所述屏蔽多晶硅表面的尖角缺陷消除；在形成所述多晶硅间隔离氧化层后所述底部氧化层被回刻所述沟槽的底部，回刻后的所述底部氧化层和所述多晶硅间隔离氧化层将所述屏蔽多晶硅包围并在所述沟槽的顶部形成顶部沟槽；在所述顶部沟槽的所述半导体衬底侧面有栅氧化层，在形成有所述栅氧化层的所述顶部沟槽中填充有多晶硅栅。

【技术特征摘要】
1.屏蔽栅沟槽MOSFET，其特征在于，屏蔽栅沟槽MOSFET的导通区由多个原胞周期性排列组成，所述导通区的各原胞都包括一个栅极结构，所述栅极结构包括：形成于半导体衬底中的沟槽，在所述沟槽的侧面和底部表面形成有底部氧化层，屏蔽多晶硅将形成有所述底部氧化层的所述沟槽完全填充；在所述底部氧化层的自对准定义下所述屏蔽多晶硅被自对准回刻到所述沟槽的底部且自对准回刻后的所述屏蔽多晶硅表面形成有尖角缺陷；自对准回刻后的所述屏蔽多晶硅表面被氧化形成多晶硅间隔离氧化层，所述多晶硅间隔离氧化层将所述屏蔽多晶硅表面的尖角缺陷消除；在形成所述多晶硅间隔离氧化层后所述底部氧化层被回刻所述沟槽的底部，回刻后的所述底部氧化层和所述多晶硅间隔离氧化层将所述屏蔽多晶硅包围并在所述沟槽的顶部形成顶部沟槽；在所述顶部沟槽的所述半导体衬底侧面有栅氧化层，在形成有所述栅氧化层的所述顶部沟槽中填充有多晶硅栅。2.如权利要求1所述的屏蔽栅沟槽MOSFET，其特征在于，所述导通区的各原胞还包括：形成于所述半导体衬底表面的第二导电类型的阱区，所述半导体衬底具有第一导电类型掺杂；所述阱区的结深小于所述顶部沟槽的深度，所述多晶硅栅从侧面覆盖所述阱区且被所述多晶硅栅侧面覆盖的所述阱区表面用于形成沟道；形成于所述阱区表面的第一导电类型重掺杂的源区；层间膜覆盖在所述沟槽的区域表面以及所述沟槽外的所述半导体衬底表面；在所述源区顶部形成有穿过对应的层间膜的接触孔并都连接到由正面金属层组成的源极；在所述多晶硅栅的顶部形成有穿过对应的层间膜的接触孔并连接到由正面金属层组成的栅极。3.如权利要求2所述的屏蔽栅沟槽MOSFET，其特征在于，屏蔽栅沟槽MOSFET还包括：第一导电类型重掺杂的漏区，形成于减薄后的所述半导体衬底的背面，在所述漏区的背面形成有背面金属层作为漏极。4.如权利要求2所述的屏蔽栅沟槽MOSFET，其特征在于，屏蔽栅沟槽MOSFET还包括：位于所述导通区外的栅极引出区，所述栅极引出区中形成有所述屏蔽多晶硅的引出结构，所述引出结构的沟槽和所述栅极结构的沟槽相通，在所述引出结构的沟槽的侧面和底部表面也形成有底部氧化层，所述引出结构的沟槽中也被屏蔽多晶硅完全填充，所述引出结构的底部氧化层和屏蔽多晶硅的顶部都和对应的沟槽的顶部表面相平，所述栅极结构的屏蔽多晶硅和所述引出结构的屏蔽多晶硅相连接并通过所述引出结构的屏蔽多晶硅顶部形成的接触孔连接到所述源极。5.如权利要求1所述的屏蔽栅沟槽MOSFET，其特征在于：所述半导体衬底为硅衬底，在所述硅衬底表面形成有硅外延层，所述沟槽位于所述硅外延层内。6.如权利要求2所述的屏蔽栅沟槽MOSFET，其特征在于：在和所述源区相接触的接触孔的底部还包括第二导电类型重掺杂的阱区接触区。7.如权利要求2或3或6所述的屏蔽栅沟槽MOSFET，其特征在于：屏蔽栅沟槽MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型；或者，屏蔽栅沟槽MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。8.一种屏蔽栅沟槽MOSFET的制造方法，其特征在于，屏蔽栅沟槽MOSFET的导通区由多个原胞周期性排列组成，所述导通区的各原胞都包括一个栅极结构，栅极结构采用如下步骤形成：步骤一、提供一半导体衬底，所述半导体衬底表面形成硬质掩模层，采用光刻工艺定义出栅极形成区域，采用刻蚀工艺将所述栅极形成区域的所述硬质掩模层去除；步骤二、以刻蚀后的所述硬质掩模层为掩模对所述半导体衬底进行各向异性刻蚀形成沟槽；之后去除所述硬质掩模层；步骤三、在所述沟槽的侧面和底部表面形成底部氧化层，所述底部氧化层还延伸到所述沟槽外的表面上；步骤四、进行第一次多晶硅沉积形成...

【专利技术属性】
技术研发人员：范让萱，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31