一种晶体管、钳位电路及集成电路制造技术

本发明专利技术公开了一种晶体管、钳位电路及集成电路，晶体管包括：衬底、氧化物层、硅层；源区和漏区之间为沟道区，其中，源区和漏区均为第一掺杂类型的重掺杂；沟道区上设置有多晶硅栅极；栅极沿第一方向依次分为第一段区域、第二段区域和第三段区域，其中，第一方向为源区至漏区的方向，其中，第一段区域为第二掺杂类型的重掺杂，第二段区域均为非掺杂多晶硅，第三段区域为所述第一掺杂类型的重掺杂，第一掺杂类型与第二掺杂类型不相同。本发明专利技术提供的器件和电路，用以解决现有技术中用于静电保护的MOSFET存在静电保护能力和漏电控制不能兼顾的技术问题。在保证ESD保护能力的基础上实现减小漏电的技术效果。

【技术实现步骤摘要】
一种晶体管、钳位电路及集成电路
本专利技术涉及半导体领域，尤其涉及一种晶体管、钳位电路及集成电路。
技术介绍
随着集成电路工艺的进步，金属氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField-EffectTransistor,MOSFET)的特征尺寸越来越小，栅氧化层的厚度也越来越薄，在这种趋势下，使用高性能的静电放电(ElectronStaticDischarge,ESD)防护器件来泄放静电电荷以保护栅极氧化层显得十分重要。ESD是当一个集成电路的管脚浮接时，大量静电荷从外向内灌入集成电路的瞬时过程，整个过程大约耗时1us。在集成电路的静电放电时会产生数百甚至数千伏特的高压，将集成电路中输入级的栅氧化层击穿。为了能够承受如此高的静电放电电压，集成电路产品通常必须使用具有高性能、高耐受力的静电放电保护器件。随着绝缘衬底上的硅(Silicon-On-Insulator，SOI)技术的快速进展，SOI集成电路的ESD保护已成为一个主要的可靠性设计问题。如图1所示的钳位电路PowerClamp被经常用在SOI集成电路VDD和VSS之间进行ESD保护，一般的检测电路RC触发的Powerclamp，基于RC时间常数的控制电路被设计用来控制NMOS器件的导通，该NMOS器件的漏极(drain)连接到VDD，其源极(source)连接到VSS。当有ESD电压出现跨在VDD与VSS电源线之间时，该NMOS器件即会被导通而在VDD与VSS之间形成一暂时性的低阻抗通路，ESD放电电流即由该NMOS器件泄放掉。利用此ESD箝制电路，可以有效地防护VDD对VSS的ESD放电。一般的RC触发的Powerclamp，为了达到有效的泄放ESD电流，需要一个比较大的MOS(BigFET)，具体结构如图2所示，此BigFET沟道宽度约为1000um-5000um。如此大的BigFET放置在VDD和VSS之间，会产生比较大的漏电。当前，一般通过调整PowerClamp中的BigFET沟道长度L、沟道宽度W来减小漏电。增大沟道长度L、减小沟道宽度W可以在一定程度上减小漏电，但是增大沟道长度L、减小沟道宽度W会减弱PowerClamp的ESD保护能力。也就是说，现有技术中用于静电保护的MOSFET存在静电保护能力和漏电控制不能兼顾的技术问题。
技术实现思路
本专利技术通过提供一种晶体管、钳位电路及集成电路，解决了现有技术中用于静电保护的MOSFET存在静电保护能力和漏电控制不能兼顾的技术问题。一方面，为解决上述技术问题，本专利技术的实施例提供了如下技术方案：一种金属氧化物半导体场效应晶体管，包括：衬底、位于所述衬底上的氧化物层、位于所述氧化物层上的硅层；所述硅层上设置有源区和漏区，所述源区和所述漏区之间为沟道区，其中，所述源区和所述漏区均为第一掺杂类型的重掺杂；所述沟道区上设置有多晶硅，所述多晶硅为所述金属-氧化物半导体场效应晶体管的栅极；所述栅极沿第一方向依次分为第一段区域、第二段区域和第三段区域，其中，所述第一方向为所述源区至所述漏区的方向，其中，所述第一段区域为第二掺杂类型的重掺杂，所述第二段区域均为非掺杂多晶硅，所述第三段区域为所述第一掺杂类型的重掺杂，所述第一掺杂类型与所述第二掺杂类型不相同。可选的，所述晶体管为沟道宽度大于2000um的场效应晶体管BigFET。可选的，所述第一掺杂类型为N+掺杂，所述第二掺杂类型为P+掺杂；或者，所述第一掺杂类型为P+掺杂，所述第二掺杂类型为N+掺杂。可选的，所述多晶硅和所述沟道区之间设置有二氧化硅层。可选的，在所述栅极未加电的条件下，所述沟道区与所述源区之间形成第一交叠区，所述沟道区与所述漏区之间形成第二交叠区；其中，所述第二段区域和所述第三段区域全部覆盖所述第二交叠区，所述第二段区域和所述第三段区域的分界线位于所述第二交叠区之上。可选的，所述晶体管用于钳位电路。另一方面，提供一种钳位电路，所述钳位电路包括金属氧化物半导体场效应晶体管，所述金属氧化物半导体场效应晶体管包括：衬底、位于所述衬底上的氧化物层、位于所述氧化物层上的硅层；所述硅层上设置有源区和漏区，所述源区和所述漏区之间为沟道区，其中，所述源区和所述漏区均为第一掺杂类型的重掺杂；所述沟道区上设置有多晶硅，所述多晶硅为所述金属-氧化物半导体场效应晶体管的栅极；所述栅极沿第一方向依次分为第一段区域、第二段区域和第三段区域，其中，所述第一方向为所述源区至所述漏区的方向，其中，所述第一段区域为第二掺杂类型的重掺杂，所述第二段区域均为非掺杂多晶硅，所述第三段区域为所述第一掺杂类型的重掺杂，所述第一掺杂类型与所述第二掺杂类型不相同。可选的，所述钳位电路为检测电路触发型钳位电路。再一方面，提供一种绝缘衬底上的硅SOI集成电路，所述电路包括用于静电保护的钳位电路，所述钳位电路包括金属氧化物半导体场效应晶体管，所述金属氧化物半导体场效应晶体管包括：衬底、位于所述衬底上的氧化物层、位于所述氧化物层上的硅层；所述硅层上设置有源区和漏区，所述源区和所述漏区之间为沟道区，其中，所述源区和所述漏区均为第一掺杂类型的重掺杂；所述沟道区上设置有多晶硅，所述多晶硅为所述金属-氧化物半导体场效应晶体管的栅极；所述栅极沿第一方向依次分为第一段区域、第二段区域和第三段区域，其中，所述第一方向为所述源区至所述漏区的方向，其中，所述第一段区域为第二掺杂类型的重掺杂，所述第二段区域均为非掺杂多晶硅，所述第三段区域为所述第一掺杂类型的重掺杂，所述第一掺杂类型与所述第二掺杂类型不相同。可选的，所述钳位电路为检测电路触发型钳位电路。本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：本申请实施例提供的体管、钳位电路及集成电路，设置栅极多晶硅的靠近漏区的第二段区域和第三段区域采用非掺杂多晶硅和与源漏区相同掺杂类型的重掺杂的交错结构，以减小栅漏交叠区域的电场，从而减小栅诱导漏极泄漏电流(gate-induceddrainleakage，GIDL)，进一步设置栅极多晶硅的第一段区域与沟道区域的掺杂类型不同，以适当提高沟道区的阈值电压，进一步减小亚阈值漏电。即通过对多晶硅的掺杂进行改进来减小漏电，不需要调整沟道长度L或沟道宽度W，能在保证ESD保护能力的基础上实现减小漏电。附图说明为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。图1为现有技术中BigFET用于钳位电路的电路图；图2为现有技术中BigFET的结构图；图3为本申请实施例中BigFET的结构图；图4为本申请实施例中BigFET用于钳位电路的电路图一；图5为本申请实施例中BigFET用于钳位电路的电路图二；图6为本申请实施例中BigFET用于钳位电路的电路图三。具体实施方式本申请实施例通过提供一种晶体管、钳位电路及集成电路，解决了现有技术中用于静电保护的MOSFET存在静电保护能力和漏电控制不能兼顾的技术问题。在保证ESD保护能力的基础上实现减小漏电的技术效果。为解决上述技术问题，本申请实施例提供技术方案本文档来自技高网...

【技术保护点】
一种金属氧化物半导体场效应晶体管，其特征在于，包括：衬底、位于所述衬底上的氧化物层和位于所述氧化物层上的硅层；其中，所述硅层上设置有源区和漏区，所述源区和所述漏区之间为沟道区，其中，所述源区和所述漏区均为第一掺杂类型的重掺杂；所述沟道区上设置有多晶硅，所述多晶硅为所述金属‑氧化物半导体场效应晶体管的栅极；所述栅极沿第一方向依次分为第一段区域、第二段区域和第三段区域，其中，所述第一方向为所述源区至所述漏区的方向，其中，所述第一段区域为第二掺杂类型的重掺杂，所述第二段区域均为非掺杂多晶硅，所述第三段区域为所述第一掺杂类型的重掺杂，所述第一掺杂类型与所述第二掺杂类型不相同。

【技术特征摘要】
1.一种金属氧化物半导体场效应晶体管，其特征在于，包括：衬底、位于所述衬底上的氧化物层和位于所述氧化物层上的硅层；其中，所述硅层上设置有源区和漏区，所述源区和所述漏区之间为沟道区，其中，所述源区和所述漏区均为第一掺杂类型的重掺杂；所述沟道区上设置有多晶硅，所述多晶硅为所述金属-氧化物半导体场效应晶体管的栅极；所述栅极沿第一方向依次分为第一段区域、第二段区域和第三段区域，其中，所述第一方向为所述源区至所述漏区的方向，其中，所述第一段区域为第二掺杂类型的重掺杂，所述第二段区域均为非掺杂多晶硅，所述第三段区域为所述第一掺杂类型的重掺杂，所述第一掺杂类型与所述第二掺杂类型不相同。2.如权利要求1所述的晶体管，其特征在于，所述晶体管为沟道宽度大于2000um场效应晶体管BigFET。3.如权利要求1所述的晶体管，其特征在于：所述第一掺杂类型为N+掺杂，所述第二掺杂类型为P+掺杂；或者，所述第一掺杂类型为P+掺杂，所述第二掺杂类型为N+掺杂。4.如权利要求1所述的晶体管，其特征在于，所述多晶硅和所述沟道区之间设置有二氧化硅层。5.如权利要求1所述的晶体管，其特征在于，在所述栅极未加电的条件下，所述沟道区与所述源区之间形成第一交叠区，所述沟道区与所述漏区之间形成第二交叠区；其中，所述第二段区域和所述第三段区域全部覆盖所述第二交叠区，所述第二段区域和所述第三段区域的分界线位于所述第二交叠区之上。6.如权利要求1所述的晶体管，其特征在于，所述晶体管用于钳位电路。7.一种钳位电路，其特征在于，所述钳位电路包括金属氧化物半导体场效应晶体管，所述金属氧化物半导体场效应晶体管...

【专利技术属性】
技术研发人员：蔡小五，罗家俊，刘海南，陆江，卜建辉，赵海涛，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11