一种沟槽肖特基半导体装置制造方法及图纸

本发明专利技术公开了一种具有绝缘层隔离沟槽结构肖特基半导体装置，通过在沟槽内设置宽禁带半导体结，实现半导体装置低导通电阻和正向大电流导通能力；本发明专利技术的半导体装置通过将沟槽深入衬底层中，设置不同禁带宽度的半导体材料结合缺陷远离宽禁带半导体结，降低器件漏电流。本发明专利技术还提供一种具有绝缘层隔离结构肖特基半导体装置的制备方法。

A trench Schottky semiconductor device

The invention discloses a Schottky semiconductor device with insulating layer isolating groove structure. By setting a wide band gap semiconductor junction in the groove, the semiconductor device can achieve low conduction resistance and forward large current conduction. The semiconductor device of the invention provides a half guide with different band width in the substrate layer. The defect of the body material is far from the wide band gap semiconductor junction, which reduces the leakage current of the device. The invention also provides a preparation method of the Schottky semiconductor device with insulating layer isolation structure.

【技术实现步骤摘要】
一种沟槽肖特基半导体装置
本专利技术涉及到一种具有绝缘层隔离沟槽结构肖特基半导体装置，本专利技术还涉及一种具有绝缘层隔离沟槽结构肖特基半导体装置的制备方法。
技术介绍
功率半导体整流器件被大量使用在电源管理上，特别涉及到沟槽结构的肖特基半导体器件已成为器件发展的重要趋势，肖特基器件具有正向开启电压低开启关断速度快等优点，同时肖特基器件也具有较差的反向阻断特和正向导通浪涌能力等缺点。宽禁带半导体器件具有良好的反向阻断特性和正向大电流导通能力，同时其具有衬底材料制造工艺难度大正向开启压降高等缺点。
技术实现思路
本专利技术针对上述问题提出，提供一种沟槽结构肖特基半导体装置及其制备方法。一种沟槽肖特基半导体装置，包括衬底层，为窄禁带第一半导体材料构成；漂移层，为窄禁带第一半导体材料构成；多个沟槽，位于漂移层表面，深入衬底层中，沟槽侧壁设置绝缘材料层，沟槽之间窄禁带第一半导体材料上表面为肖特基势垒结；所述的沟槽深入衬底层中为在衬底层中形成深沟槽，衬底层中沟槽侧壁设置绝缘材料层。宽禁带第一半导体材料，位于沟槽内，底部与衬底层相连，上表面设置肖特基势垒结或宽禁带第二半导体材料，宽禁带第一半导体材料表面肖特基势垒结或PN结界面位于漂移层中，并且低于窄禁带第一半导体材料上表面肖特基势垒结界面；半导体装置上表面和背部区域覆盖有金属层。上述半导体装置沟槽内侧壁下部包括不设置绝缘材料层；上述半导体装置包括沟槽内侧壁下部包括不设置绝缘材料层，同时沟槽底部设置绝缘材料层；上述半导体装置还包括沟槽侧壁绝缘材料层具有不同厚度，上部薄下部厚。上述半导体装置窄禁带半导体材料为禁带宽度小于等于1.8eV，宽禁带半导体材料为禁带宽度大于1.8eV。本专利技术的具有绝缘层隔离沟槽结构肖特基半导体装置，通过宽禁带半导体材料半导体结，包括PN结或和肖特基势垒结，在窄禁带半导体材料漂移层中形成反向偏压下的峰值电场，以此降低窄禁带半导体材料漂移层层的导通电阻；本专利技术的半导体装置，通过在沟槽内设置宽禁带半导体材料半导体结，提高器件正向大电流导通能力；本专利技术的半导体装置通过将沟槽深入衬底层中，设置不同禁带宽度的半导体材料结合缺陷远离宽禁带半导体结。附图说明图1为本专利技术的沟槽结构肖特基半导体装置剖面示意图。图2为本专利技术具有PN结的沟槽结构肖特基半导体装置剖面示意图。图3为本专利技术具有不同绝缘材料层厚度的沟槽结构肖特基半导体装置剖面示意图。图4为本专利技术具有薄宽禁带半导体材料的沟槽结构肖特基半导体装置剖面示意图。图5为本专利技术具有沟槽底部设置绝缘材料层的沟槽结构肖特基半导体装置剖面示意图。图6为本专利技术图5实例制造过程中的半导体装置剖面示意图。其中，1、衬底层；2、N型半导体硅材料；3、肖特基势垒结；4、绝缘材料层；5、肖特基势垒结；6、P型氮化镓半导体材料；7、N型氮化镓半导体材料；8、多晶硅；9、氮化硅。具体实施方式图1为本专利技术的一种具有绝缘层隔离沟槽结构肖特基半导体装置剖面示意图，下面结合图1详细说明本专利技术的半导体装置。衬底层1，为N导电类型半导体硅材料，磷原子的掺杂浓度为1E19/CM3；漂移层为N型半导体硅材料2，位于衬底层1之上，为N传导类型的半导体硅材料，磷原子的掺杂浓度为1E16/CM3；沟槽位于漂移层表面，深入衬底层中，沟槽侧壁设置绝缘材料层4，为二氧化硅；沟槽之间漂移层表面为硅半导体材料肖特基势垒结3；沟槽内下部设置N型半导体氮化镓材料7，其中掺杂浓度高于漂移层半导体硅材料的掺杂浓度，N型半导体氮化镓材料表面设置宽禁带肖特基势垒结3，宽禁带肖特基势垒结3界面位于衬底层之上和漂移层上表面之下；本专利技术图1示出半导体装置上表面和沟槽内上部可设置金属层，形成电极金属，其中电极金属连接漂移层表面肖特基势垒结和沟槽内肖特基势垒结。图2为本专利技术具有PN结的沟槽结构肖特基半导体装置剖面示意图，下面结合图2详细说明本专利技术的半导体装置。衬底层1，为N导电类型半导体硅材料，磷原子的掺杂浓度为1E19/CM3；漂移层为N型半导体硅材料2，位于衬底层1之上，为N传导类型的半导体硅材料，磷原子的掺杂浓度为1E16/CM3；沟槽位于漂移层表面，深入衬底层中，沟槽侧壁设置绝缘材料层4，为二氧化硅；沟槽之间漂移层表面为硅半导体材料肖特基势垒结3；沟槽内下部上部分别设置N型半导体氮化镓材料7和P型氮化镓半导体材料6，其中掺杂浓度高于漂移层半导体硅材料的掺杂浓度，宽禁带PN结的界面位于衬底层之上和漂移层上表面之下；沟槽内上部设置导电材料，为高浓度掺杂多晶硅8，沟槽内上部设置导电材料也可以为上表面电极金属；本专利技术图2示出半导体装置上下表面可设置金属层，形成电极金属，其中上表面金属层连接漂移层表面肖特基势垒结和沟槽内上部导电材料。图3为本专利技术具有不同绝缘材料层厚度的沟槽结构肖特基半导体装置剖面示意图，下面结合图3详细说明本专利技术的半导体装置。衬底层1，为N导电类型半导体硅材料，磷原子的掺杂浓度为1E19/CM3；漂移层为N型半导体硅材料2，位于衬底层1之上，为N传导类型的半导体硅材料，磷原子的掺杂浓度为1E16/CM3；沟槽位于漂移层表面，深入衬底层中，沟槽侧壁设置绝缘材料层4，为二氧化硅，上部薄下部厚；沟槽之间漂移层表面为硅半导体材料肖特基势垒结3；沟槽内下部设置N型半导体氮化镓材料7，其中掺杂浓度高于漂移层半导体硅材料的掺杂浓度，N型半导体氮化镓材料表面设置宽禁带肖特基势垒结3，宽禁带肖特基势垒结3界面位于衬底层之上和漂移层上表面之下，宽禁带肖特基势垒结3界面低于沟槽侧壁厚二氧化硅上界面；本专利技术图3示出半导体装置上表面和沟槽内上部可以设置金属层，形成电极金属，其中电极金属连接漂移层表面肖特基势垒结和沟槽内肖特基势垒结。图4为本专利技术具有薄宽禁带半导体材料的沟槽结构肖特基半导体装置剖面示意图，下面结合图4详细说明本专利技术的半导体装置。衬底层1，为N导电类型半导体硅材料，磷原子的掺杂浓度为1E19/CM3；漂移层为N型半导体硅材料2，位于衬底层1之上，为N传导类型的半导体硅材料，磷原子的掺杂浓度为1E16/CM3；沟槽位于漂移层表面，深入衬底层中，沟槽侧壁设置绝缘材料层4，为二氧化硅，沟槽侧壁绝缘材料层深入衬底层中，临靠沟槽侧壁设置有薄N型半导体氮化镓材料7和P型氮化镓半导体材料6；沟槽内设置氮化硅9；沟槽之间漂移层表面为硅半导体材料肖特基势垒结3；本专利技术图4示出半导体装置上表面和沟槽内上部可以设置金属层，形成电极金属，其中电极金属连接漂移层表面肖特基势垒结和沟槽内氮化镓材料。图5为本专利技术具有沟槽底部设置绝缘材料层的沟槽结构肖特基半导体装置剖面示意图，下面结合图5详细说明本专利技术的半导体装置。衬底层1，为N导电类型半导体硅材料，磷原子的掺杂浓度为1E19/CM3；漂移层为N型半导体硅材料2，位于衬底层1之上，为N传导类型的半导体硅材料，磷原子的掺杂浓度为1E16/CM3；沟槽位于漂移层表面，深入衬底层中，沟槽侧壁设置绝缘材料层4，为二氧化硅，沟槽侧壁绝缘材料层深入衬底层中，在沟槽内下部侧壁不设置绝缘材料层，沟槽底部设置绝缘材料层；沟槽之间漂移层表面为硅半导体材料肖特基势垒结3；沟槽内下部设置N型半导体氮化镓材料7，其中掺杂浓度高于漂移层半导体硅材料的掺杂浓度，N型半导体氮化镓材料表面设置宽禁带肖特基本文档来自技高网...

【技术保护点】
一种沟槽肖特基半导体装置，其特征在于：包括：衬底层，为窄禁带第一半导体材料构成，为高浓度杂质掺杂；漂移层，为窄禁带第一半导体材料构成；多个沟槽，位于漂移层表面，深入衬底层中，沟槽侧壁设置绝缘材料层，沟槽之间窄禁带第一半导体材料上表面为肖特基势垒结；宽禁带第一半导体材料，位于沟槽内，底部与衬底层相连，上表面设置肖特基势垒结或宽禁带第二半导体材料，宽禁带第一半导体材料表面的肖特基势垒结或PN结界面位于漂移层中，并且低于窄禁带第一半导体材料上表面肖特基势垒结界面；半导体装置上部和背部覆盖有金属层，形成电极金属。

【技术特征摘要】
1.一种沟槽肖特基半导体装置，其特征在于：包括：衬底层，为窄禁带第一半导体材料构成，为高浓度杂质掺杂；漂移层，为窄禁带第一半导体材料构成；多个沟槽，位于漂移层表面，深入衬底层中，沟槽侧壁设置绝缘材料层，沟槽之间窄禁带第一半导体材料上表面为肖特基势垒结；宽禁带第一半导体材料，位于沟槽内，底部与衬底层相连，上表面设置肖特基势垒结或宽禁带第二半导体材料，宽禁带第一半导体材料表面的肖特基势垒结或PN结界面位于漂移层中，并且低于窄禁带第一半导体材料上表面肖特基势垒结界面；半导体装置上部和背部覆盖有金属层，形成电极金属。2.如权利要求1所述的半导体装置，其特征在于：所述的沟槽深入衬底层中为在衬底层中形成深沟槽，衬底层...

【专利技术属性】
技术研发人员：朱江，
申请(专利权)人：朱江，
类型：发明
国别省市：辽宁,21