半导体器件及其形成方法技术

一种半导体器件及其形成方法，其中半导体器件包括：基底；栅极结构组，位于所述基底上，所述栅极结构组包括多个栅极结构；第一源漏掺杂区，分别位于相邻的栅极结构之间的基底中；第二源漏掺杂区，分别位于所述栅极结构组两侧的基底中，所述栅极结构组一侧的第二源漏掺杂区用于电学连接源电压，所述栅极结构组另一侧的第二源漏掺杂区用于电学连接漏电压；第一导电层，分别位于第一源漏掺杂区表面。所述半导体器件能够增大对栅极结构数量的工艺设计的空间。

Semiconductor devices and their formation methods

A semiconductor device and a forming method in which a semiconductor device consists of a substrate, a gate structure group, on the substrate, and the gate structure group includes a plurality of gate structures; the first source drain doping area is located in a substrate between adjacent gate structures, and the second source leakage region is located at the gate, respectively. In the base of the two sides of the structure group, the second source leakage zone on the side of the gate structure group is used for the electrical connection source voltage, and the second source leakage zone on the other side of the gate structure group is used for electrical connection leakage voltage; the first conductive layer is located on the surface of the first source leakage zone respectively. The semiconductor device can increase the space of the process design for the number of gate structures.

【技术实现步骤摘要】
半导体器件及其形成方法
本专利技术涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
技术介绍
MOS晶体管是现代集成电路中最重要的元件之一。MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，位于栅极结构一侧半导体衬底内的源区和位于栅极结构另一侧半导体衬底内的漏区。MOS晶体管的工作原理是：通过在栅极结构施加电压，调节通过栅极结构底部沟道的电流来产生开关信号。随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。而鳍式场效应晶体管(FinFET)是一种新兴的多栅器件，一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁表面的栅极结构，位于栅极结构一侧的鳍部内的源区和位于栅极结构另一侧的鳍部内的漏区。目前，需要形成具有较长沟道的晶体管以满足模拟器件的需要。但是单个鳍式场效应晶体管的沟道长度受到工艺的限制。因此会将多个鳍式场效应晶体管串联起来，并在由多个鳍式场效应晶体管一侧的源区施加源电压，在多个鳍式场效应晶体管另一侧的漏区施加漏电压。多个鳍式场效应晶体管的沟道长度叠加在一起而实现长沟道的鳍式场效应晶体管。然而，鳍式场效应晶体管构成的半导体器件的性能仍有待提高。
技术实现思路
本专利技术解决的问题是提供一种半导体器件及其形成方法，以增大栅极结构数量工艺设计的空间。为解决上述问题，本专利技术提供一种半导体器件，包括：基底；栅极结构组，位于所述基底上，所述栅极结构组包括多个栅极结构；第一源漏掺杂区，分别位于相邻的栅极结构之间的基底中；第二源漏掺杂区，分别位于所述栅极结构组两侧的基底中，所述栅极结构组一侧的第二源漏掺杂区用于电学连接源电压，所述栅极结构组另一侧的第二源漏掺杂区用于电学连接漏电压；第一导电层，分别位于第一源漏掺杂区表面。可选的，所述第一导电层的电导率大于所述第一源漏掺杂区的电导率。可选的，所述第一导电层的材料为金属硅化物。可选的，所述金属硅化物为TiSi、NiSi、NiPtSi或TiPtSi。可选的，还包括：层间介质层，所述层间介质层位于基底、第一源漏掺杂区和第二源漏掺杂区上，且覆盖所述栅极结构的侧壁；所述第一导电层位于层间介质层中。可选的，还包括：第一导电插塞，所述第一导电插塞分别位于第一导电层上，且位于所述层间介质层中；第二导电插塞，分别位于第二源漏掺杂区上，且位于所述层间介质层中。可选的，所述第一导电插塞和第二导电插塞的材料为钨、铜或铝。可选的，所述栅极结构组一侧的第二导电插塞用于连接源电压；所述栅极结构组另一侧的第二导电插塞用于连接漏电压。可选的，还包括：第二导电层，所述第二导电层位于所述第二源漏掺杂区和第二导电插塞之间，且位于层间介质层中，所述第二导电层的电导率介于第二源漏掺杂区的电导率和第二导电插塞的电导率之间。可选的，所述栅极结构包括：位于基底上的栅介质层和位于栅介质层上的栅电极层。可选的，所述基底为平面式的半导体衬底。可选的，所述基底包括半导体衬底和位于半导体衬底上的鳍部；所述栅极结构横跨所述鳍部、覆盖鳍部的部分侧壁表面和部分顶部表面；所述第一源漏掺杂区分别位于相邻栅极结构之间的鳍部中；所述第二源漏掺杂区分别位于所述栅极结构组两侧的鳍部中。本专利技术还提供一种半导体器件的形成方法，包括：提供基底；形成栅极结构组、第一源漏掺杂区和第二源漏掺杂区，所述栅极结构组位于所述基底上，所述栅极结构组包括多个栅极结构，所述第一源漏掺杂区分别位于相邻的栅极结构之间的基底中，所述第二源漏掺杂区分别位于所述栅极结构组两侧的基底中，所述栅极结构组一侧的第二源漏掺杂区用于电学连接源电压，所述栅极结构组另一侧的第二源漏掺杂区用于电学连接漏电压；在所述第一源漏掺杂区表面分别形成第一导电层。可选的，所述第一导电层的电导率大于所述第一源漏掺杂区的电导率。可选的，所述第一导电层的材料为金属硅化物。可选的，所述金属硅化物为TiSi、NiSi、NiPtSi或TiPtSi。可选的，还包括：形成所述第一源漏掺杂区和第二源漏掺杂区后，且在形成所述第一导电层之前，在所述基底上形成层间介质层；形成所述栅极结构组后，所述层间介质层覆盖所述栅极结构的侧壁；形成所述栅极结构组后，在所述层间介质层中形成第一通孔和第二通孔，所述第一通孔分别暴露出第一源漏掺杂区的表面，所述第二通孔分别暴露出第二源漏掺杂区的表面；在所述第一通孔暴露出的第一源漏掺杂区表面分别形成第一导电层；形成第一导电层后，在所述第一通孔中分别形成第一导电插塞，在所述第二通孔中分别形成第二导电插塞。可选的，还包括：在形成第一通孔和第二通孔后，且在形成第一导电插塞和第二导电插塞之前，在所述第二通孔暴露出的第二源漏掺杂区表面分别形成第二导电层，所述第二导电层的电导率介于第二源漏掺杂区的电导率和第二导电插塞的电导率之间；形成第二导电插塞后，所述第二导电层位于第二导电插塞和第二源漏掺杂区之间。可选的，还包括：所述第一导电层和第二导电层的材料为金属硅化物；形成所述第一导电层和第二导电层的方法包括：在所述第一通孔暴露出的第一源漏掺杂区表面、第一通孔侧壁、第二通孔暴露出的第二源漏掺杂区表面、所述第二通孔侧壁、以及层间介质层的顶部表面形成金属层；进行退火处理，使第一源漏掺杂区表面的金属层和第一源漏掺杂区反应而形成第一导电层，使第二源漏掺杂区表面的金属层和第二源漏掺杂区反应而形成第二导电层；进行退火处理后，去除第一通孔侧壁、第二通孔侧壁以及层间介质层顶部表面的金属层。可选的，所述栅极结构组一侧的第二导电插塞用于连接源电压，所述栅极结构组另一侧的第二导电插塞用于连接漏电压。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术技术方案提供的半导体器件中，所述第一源漏掺杂区表面分别具有第一导电层，所述第一导电层和第一源漏掺杂区的并联总电阻相对于所述第一源漏掺杂区的电阻较小。因此使得在半导体器件工作时，使得第一源漏掺杂区上的分压降低。使得在源电压和漏电压的电压差值一定的情况下，能够用于驱动栅极结构工作的电压总和增加。因此可提供较多的栅极结构进行工作。使得栅极结构数量工艺设计的空间增大。进一步的，所述第一导电层的电导率大于所述第一源漏掺杂区的电导率。使得第一导电层和第一源漏掺杂区的并联总电阻相对于第一源漏掺杂区的电阻减小的程度增加。使得第一源漏掺杂区上的分压降低的程度较大。因此可提供的栅极结构的数量进一步增加。使得对栅极结构数量的工艺设计的空间进一步增大。本专利技术技术方案提供的半导体器件的形成方法中，在所述第一源漏掺杂区表面分别形成了第一导电层，所述第一导电层和第一源漏掺杂区的并联总电阻相对于所述第一源漏掺杂区的电阻较小。因此使得在半导体器件工作时，使第一源漏掺杂区上的分压降低。使得在源电压和漏电压的电压差值一定的情况下，能够用于驱动栅极结构工作的电压总和增加。因此可提供较多的栅极结构进行工作。使得对栅极结构数量的工艺设计的空间增大。附图说明图1是一种由多个鳍式场效应晶体管串联形成的半导体器件；图2是本专利技术一实施例中半导体器件的结构示意图；图3至图7是本专利技术一实施例中半导体器件形成过程的结构示意图。具体实施方式正如
技术介绍
所述，现有技术中的半导体器件的性能有待提高。图1是一种由多个鳍式场效应晶体管串联形成的半导体器件，半导体器件包括本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，包括：基底；栅极结构组，位于所述基底上，所述栅极结构组包括多个栅极结构；第一源漏掺杂区，分别位于相邻的栅极结构之间的基底中；第二源漏掺杂区，分别位于所述栅极结构组两侧的基底中，所述栅极结构组一侧的第二源漏掺杂区用于电学连接源电压，所述栅极结构组另一侧的第二源漏掺杂区用于电学连接漏电压；第一导电层，分别位于第一源漏掺杂区表面。

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：基底；栅极结构组，位于所述基底上，所述栅极结构组包括多个栅极结构；第一源漏掺杂区，分别位于相邻的栅极结构之间的基底中；第二源漏掺杂区，分别位于所述栅极结构组两侧的基底中，所述栅极结构组一侧的第二源漏掺杂区用于电学连接源电压，所述栅极结构组另一侧的第二源漏掺杂区用于电学连接漏电压；第一导电层，分别位于第一源漏掺杂区表面。2.根据权利要求1所述的半导体器件，其特征在于，所述第一导电层的电导率大于所述第一源漏掺杂区的电导率。3.根据权利要求2所述的半导体器件，其特征在于，所述第一导电层的材料为金属硅化物。4.根据权利要求3所述的半导体器件，其特征在于，所述金属硅化物为TiSi、NiSi、NiPtSi或TiPtSi。5.根据权利要求1所述的半导体器件，其特征在于，还包括：层间介质层，所述层间介质层位于基底、第一源漏掺杂区和第二源漏掺杂区上，且覆盖所述栅极结构的侧壁；所述第一导电层位于层间介质层中。6.根据权利要求5所述的半导体器件，其特征在于，还包括：第一导电插塞，所述第一导电插塞分别位于第一导电层上，且位于所述层间介质层中；第二导电插塞，分别位于第二源漏掺杂区上，且位于所述层间介质层中。7.根据权利要求6所述的半导体器件，其特征在于，所述第一导电插塞和第二导电插塞的材料为钨、铜或铝。8.根据权利要求6所述的半导体器件，其特征在于，所述栅极结构组一侧的第二导电插塞用于连接源电压；所述栅极结构组另一侧的第二导电插塞用于连接漏电压。9.根据权利要求6所述的半导体器件，其特征在于，还包括：第二导电层，所述第二导电层位于所述第二源漏掺杂区和第二导电插塞之间，且位于层间介质层中，所述第二导电层的电导率介于第二源漏掺杂区的电导率和第二导电插塞的电导率之间。10.根据权利要求1所述的半导体器件，其特征在于，所述栅极结构包括：位于基底上的栅介质层和位于栅介质层上的栅电极层。11.根据权利要求1所述的半导体器件，其特征在于，所述基底为平面式的半导体衬底。12.根据权利要求1所述的半导体器件，其特征在于，所述基底包括半导体衬底和位于半导体衬底上的鳍部；所述栅极结构横跨所述鳍部、覆盖鳍部的部分侧壁表面和部分顶部表面；所述第一源漏掺杂区分别位于相邻栅极结构之间的鳍部中；所述第二源漏掺杂区分别位于所述栅极结构组两侧的鳍部中。13.一种半导体器件的形成方法，其特征在于，包括：提供基底；形成栅极结构组、第一源漏掺杂区和第二源漏掺杂区，所述栅极结构组位于所述基底上，所述栅极结构组包括多个栅极结构，所述第一源漏掺杂区...

【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31