多端口存储器和半导体器件制造技术

本发明专利技术涉及多端口存储器和半导体器件。在多端口存储器中，第一脉冲信号发生器电路跟随时钟信号的输入而产生第一脉冲信号。第一锁存电路响应于第一脉冲信号的产生将第一起动信号设置为第一状态，并且响应于通过由延迟电路延迟第一起动信号获得的第一被延迟信号将第一起动信号重置为第二状态。第二脉冲信号发生器电路跟随第一被延迟信号的输入产生第二脉冲信号。第一锁存电路响应于第二脉冲信号的产生将第二起动信号设置为第一状态并保持这种状态，并响应于通过由延迟电路延迟第二起动信号获得的第二被延迟信号将第二起动信号重置为第二状态。存储器基于起动信号进行操作。

Multiport memory and semiconductor devices

The present invention relates to multiport memories and semiconductor devices. In the multi port memory, the first pulse generator circuit follows the input of the clock signal to generate the first pulse signal. The first latch circuit sets the first starting signal to the first state in response to the generation of the first pulse signal and resets the first starting signal to the second state in response to the first delayed signal obtained by delay of the first starting signal by the delay circuit. The second pulse signal generator circuit follows the input of the first delayed signal to generate the second pulse signal. The first latch circuit, in response to the generation of the second pulse signal, sets the second starting signal to the first state and maintains this state, and responds to the reset of the second starting signal to the second state through the second delayed signal obtained by the delay of the delayed circuit delayed second starting signal. The memory is operated on the starting signal.

【技术实现步骤摘要】
多端口存储器和半导体器件相关申请的交叉引用于2016年10月28日提交的日本专利申请No.2016-211731包括说明书、附图和摘要，通过引用的方式将其全部并入本文。
本专利技术涉及一种多端口存储器，更具体地说，涉及一种允许存储器用作伪多端口存储器的技术。
技术介绍
伪两端口静态随机存取存储器(SRAM)是一种使用单端口SRAM的存储器宏来实现伪两端口SRAM的功能的技术，其广泛地应用于图像处理领域。伪两端口SRAM的内部电路被配置成在外部时钟的一个周期期间操作两次。美国专利No.7643330(专利文献1)公开了一种伪两端口SRAM，其执行与外部时钟的上升沿同步的读操作，并执行与外部时钟的下降沿同步的写入操作。
技术实现思路
然而，在上述文献中描述的伪两端口SRAM执行与外部时钟的上升和下降沿同步的操作，这使得增加时钟频率变得困难。作为示例，假设伪两端口SRAM具有针对读操作需要0.5纳秒和针对写操作需要1纳秒的为50％的占空比的外部时钟。在这种情况下，它需要花费多达1纳秒的时间来执行读操作，因为伪两端口SRAM被较慢的操作所限制。为了解决上述问题做出了本专利技术。一方面，本专利技术本文档来自技高网...

【技术保护点】
一种多端口存储器，包括：存储器阵列，所述存储器阵列包括多个存储器单元和多个字线；控制电路，所述控制电路用于基于输入时钟信号来产生起动信号；地址控制电路，所述地址控制电路包括多个端口，所述地址控制电路用于通过对从所述端口输入的多个地址信号中的一个地址信号进行解码来激活所述字线中的一个字线；以及数据输入/输出电路，所述数据输入/输出电路通过基于来自所述地址控制电路的输出而选择被耦合到所激活的字线的存储器单元中的一个存储器单元，来写入或读取数据，其中，所述控制电路包括：脉冲信号产生单元，所述脉冲信号产生单元用于产生脉冲信号；起动信号产生单元，所述起动信号产生单元用于响应于所述脉冲信号产生单元的输出，...

【技术特征摘要】
2016.10.28 JP 2016-2117311.一种多端口存储器，包括：存储器阵列，所述存储器阵列包括多个存储器单元和多个字线；控制电路，所述控制电路用于基于输入时钟信号来产生起动信号；地址控制电路，所述地址控制电路包括多个端口，所述地址控制电路用于通过对从所述端口输入的多个地址信号中的一个地址信号进行解码来激活所述字线中的一个字线；以及数据输入/输出电路，所述数据输入/输出电路通过基于来自所述地址控制电路的输出而选择被耦合到所激活的字线的存储器单元中的一个存储器单元，来写入或读取数据，其中，所述控制电路包括：脉冲信号产生单元，所述脉冲信号产生单元用于产生脉冲信号；起动信号产生单元，所述起动信号产生单元用于响应于所述脉冲信号产生单元的输出，来产生第一起动信号；以及延迟电路，所述延迟电路用于产生延迟信号，所述延迟信号用于延迟所述起动信号，其中，所述脉冲信号产生单元包括第一脉冲信号发生器电路，所述第一脉冲信号发生器电路响应于时钟信号的输入来产生第一脉冲信号，其中，所述起动信号产生单元包括第一锁存电路，所述第一锁存电路响应于所述第一脉冲信号的产生来将所述第一起动信号设置为第一状态并保持这种状态，并且然后响应于通过由所述延迟电路延迟所述第一起动信号而获得的第一被延迟信号来将所述第一起动信号重置为第二状态，其中，所述脉冲信号产生单元进一步包括第二脉冲信号发生器电路，所述第二脉冲信号发生器电路响应于所述第一被延迟信号的输入来产生第二脉冲信号，以及其中，所述第一锁存电路响应于所述第二脉冲信号的产生来将第二起动信号设置为所述第一状态并保持这种状态，并且然后响应于通过由所述延迟电路延迟所述第二起动信号而获得的第二被延迟信号来将所述第二起动信号重置为所述第二状态。2.根据权利要求1所述的多端口存储器，其中，所述控制电路进一步包括第二锁存电路，所述第二锁存电路响应于所述第一脉冲信号来将控制信号设置为第三状态并保持这种状态，并且然后响应于所述第二脉冲信号来将所述控制信号重置为第四状态，以及其中，在接受被设置为所述第三状态的所述控制信号的输入的状态下，所述第二脉冲信号发生器电路被配置成响应于所述第二被延迟信号的输入来进一步产生所述第二脉冲信号。3.根据权利要求2所述的多端口存储器，其中，所述第二锁存电路通过将所述第二脉冲信号输入预定次数，来将所述控制信号重置为所述第四状态，以及其中，所述第二锁存电路具有对应于所述预定次数的触发器。4.根据权利要求3所述的多端口存储器，其中，所述预定次数是两次或更多，以及其中，所述第二锁存电路包括：第一触发器；第二触发器，所述第二触发器被提供在所述控制电路中的信号传输路径中的所述第一触发器的后级中；以及调节延迟电路，所述调节延迟电路被提供在所述第一触发器和所述第二触发器之间，以用于延迟所述第一触发器的输出并且输入到所述第二触发器。5.根据权利要求1所述的多端口存储器，其中，所述存储器单元被耦合到第一字线和第二字线，其中，所述地址控制电路是第一地址控制电路，其中，所述第一地址控制电路被配置成在对应于所述起动信号的时刻激活所述第一字线，以及其中，所述多端口存储...

【专利技术属性】
技术研发人员：石井雄一郎，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP