使用校准电路的输出电路以及包括其的半导体器件和系统技术方案

一种半导体器件可以包括校准电路和输出电路。校准电路可以通过执行阻抗校准操作来产生校准码，并且可以基于校准码而通过将校准码的逻辑电平反相或维持来产生校正校准码。输出电路可以基于输入信号和校正校准码来产生输出信号。

An output circuit using a calibrated circuit and a semiconductor device and system including it

A semiconductor device can include a calibration circuit and an output circuit. The calibration circuit can produce calibration code by performing impedance calibration operation, and it can generate correction calibration code based on the calibration code by inverting or maintaining the logic level of the calibration code. The output circuit can be based on the input signal and the correction calibration code to produce the output signal.

【技术实现步骤摘要】
使用校准电路的输出电路以及包括其的半导体器件和系统相关申请的交叉引用本申请要求于2016年10月5日提交给韩国知识产权局的申请号为10-2016-0128405的韩国专利申请的优先权，其全部内容通过引用整体合并于此。
总体而言，各种实施例涉及一种半导体技术，更具体地，涉及一种使用校准电路的输出电路以及包括其的半导体器件和系统。
技术介绍
诸如计算机系统的电子装置可以包括大量的电子组件。计算机系统可以包括很多半导体器件，所述半导体器件是基于半导体的电子组件。这种半导体器件可以同步于时钟来传输数据，并且可以执行串行通信。当半导体器件工作于低信号电压和高工作频率时，电子信号在它们经由信号线传输时可以因噪声的影响而失真，并且彼此通信的半导体器件之间的阻抗失配可以导致信号失真。为了避免这种信号失真，半导体器件可以包括为了信号完整性目的而执行阻抗匹配的片上终端电路。此外，半导体器件可以为了精确阻抗匹配的目的而根据PVT变化来执行终端电阻的阻抗校准。总体而言，存储器件可以耦接到外部参考电阻器，并且通过借助于使用外部参考电阻器而执行校准操作来校准终端电阻的阻抗值。这通常称作ZQ校准操作。
技术实现思路
在一个实施例中，一种半导体器件可以包括校准电路和输出电路。校准电路可以通过执行校准操作来产生阻抗校准码，并且可以基于校准码而通过将校准码的逻辑电平反相或维持来产生校正校准码。输出电路可以基于输入信号和校正校准码来产生输出信号。在一个实施例中，一种半导体器件可以包括校准器、码控制器和输出电路。校准器可以通过执行阻抗校准操作来产生上拉校准码和下拉校准码。码控制器可以通过将上拉校准码和下拉校准码之中的至少一种的逻辑电平反相或维持来产生上拉校正校准码和下拉校正校准码。输出电路可以基于输入信号、上拉校正校准码和下拉校正校准码来产生输出信号。附图说明图1是图示了根据一个实施例的系统的示例的示图。图2是图示了根据一个实施例的半导体器件的示例的示图。图3是图示了图2中所示的校准电路的示例的示图。图4是图示了图3中所示的码判定电路的示例的示图。图5是图示了图3中所示的码输出电路的示例的示图。图6a、图6b和图6c是图示了根据实施例的校准电路的示例的示图。图7是图示了图2中所示的预驱动器的示例的示图。图8是图示了图2中所示的主驱动器的示例的示图。具体实施方式在下文中，下面将通过实施例的各种示例参照附图来描述使用校准电路的输出电路以及包括其的半导体器件和系统。图1是图示了根据一个实施例的半导体系统1的示例的示图。在图1中，根据一个实施例的半导体系统1可以包括第一半导体器件110和第二半导体器件120。第一半导体器件110和第二半导体器件120可以为彼此通信的电子组件。在一个实施例中，第一半导体器件110可以为主器件，而第二半导体器件120可以为由第一半导体器件110来控制的从器件。例如，第一半导体器件110可以为诸如处理器或控制器的主机器件，并且可以包括中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)、数字信号处理器(DSP)和存储器控制器之中的一种或多种。此外，可以通过将具有各种功能的各种处理器芯片(诸如应用处理器(AP))集成到单个芯片中而以片上系统的形式来实施第一半导体器件110。第二半导体器件120可以为存储器件，而该存储器件可以包括易失性存储器和非易失性存储器。易失性存储器可以包括静态RAM(SRAM)、动态RAM(DRAM)或同步DRAM(SDRAM)，而非易失性存储器可以包括只读存储器(ROM)、可编程ROM(PROM)、电可擦除可编程ROM(EEPROM)、电可编程ROM(EPROM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)或铁电RAM(FRAM)。第一半导体器件110和第二半导体器件120可以经由信号传输线130彼此耦接。第一半导体器件110可以包括焊盘111，而焊盘111可以耦接到信号传输线130。第二半导体器件120可以包括焊盘121，而焊盘121可以耦接到信号传输线130。这里，焊盘111和121是半导体器件的提供用来与外部元件产生电连接的导体部分。信号传输线130可以为通道、链路或总线。虽然信号传输线130被图示成传输数据的传输线，但是要注意的是实施例不局限于此，并且信号传输线130可以传输时钟信号、命令信号或地址信号。第一半导体器件110可以包括发送器件112和接收器件113。发送器件112可以产生输出信号，并经由信号传输线130将输出信号传输给第二半导体器件120。接收器件113可以接收经由信号传输线130而从第二半导体器件120传输来的信号。类似地，第二半导体器件120可以包括发送器件122和接收器件123。发送器件122可以产生输出信号，并经由信号传输线130将输出信号传输给第一半导体器件110。接收器件123可以接收经由信号传输线130而从第一半导体器件110传输来的信号。第一半导体器件110和第二半导体器件120还可以包括校准电路114和124。校准电路114和124可以使用耦接到其的外部参考电阻器ZQ来执行阻抗校准操作。虽然未图示，但是校准电路114和124分别可以经由焊盘耦接到外部参考电阻器ZQ。校准电路114和124可以经由阻抗校准操作来设置发送器件112和122的电阻值。例如，发送器件112和122的电阻值可以根据阻抗校准操作的结果而设置成60欧姆、120欧姆或240欧姆。校准电路114和124可以通过使用外部参考电阻器ZQ来产生校准码。发送器件112和122可以基于校准码来设置它们的电阻值。图2是图示了根据一个实施例的半导体器件200的示例的示图。半导体器件200可以包括校准电路210和输出电路220。校准电路210的构思可以应用于图1中所示的校准电路114和124之一或二者，而输出电路220的构思可以应用于图1中所示的发送器件112和122之一或二者。校准电路210可以通过使用耦接到其的外部参考电阻器ZQ来执行阻抗校准操作。校准电路210可以通过使用外部参考电阻器ZQ来产生校准码，并且可以基于校准码来产生校正校准码CP<0:n-1>。校准电路210可以从校准码产生校正校准码CP<0:n-1>，以使输出电路220和半导体器件200中的功率消耗最小化。例如，校准电路210可以基于校准码而产生校正校准码CP<0:n-1>，以使校正校准码CP<0:n-1>中的逻辑高比特位的数量最小化。例如，当校准码的比特位之中的预定数量的比特位处于第一电平时，校准电路210可以通过将校准码反相来产生校正校准码CP<0:n-1>。这里，第一电平可以为逻辑高电平。相反地，当校准码的比特位之中的第一电平的比特位的数量未达到预定数量时，校准电路210可以通过维持校准码的逻辑电平来产生校正校准码CP<0:n-1>。输出电路220可以基于输入信号IN和校正校准码CP<0:n-1>来产生输出信号OUT。输入信号IN可以包括由半导体器件200的内部电路产生且被传输给外本文档来自技高网...

【技术保护点】
一种半导体器件，包括：校准电路，其被配置成通过执行阻抗校准操作来产生校准码，校准电路被配置成基于校准码通过将校准码的逻辑电平反相或维持来产生校正校准码；以及输出电路，其被配置成基于输入信号和校正校准码来产生输出信号。

【技术特征摘要】
2016.10.05 KR 10-2016-01284051.一种半导体器件，包括：校准电路，其被配置成通过执行阻抗校准操作来产生校准码，校准电路被配置成基于校准码通过将校准码的逻辑电平反相或维持来产生校正校准码；以及输出电路，其被配置成基于输入信号和校正校准码来产生输出信号。2.如权利要求1所述的半导体器件，其中，校准电路包括：校准器，其被配置成通过使用外部参考电阻器来产生校准码；以及码控制器，其被配置成基于校准码的比特位之中的预定数量的比特位是否处于第一电平的判定而通过将校准码的逻辑电平反相或维持来产生校正校准码。3.如权利要求2所述的半导体器件，其中，码控制器包括：码判定电路，其被配置成在校准码的比特位之中的预定数量的比特位处于第一电平时使能反相信号，码判定电路被配置成在校准码的第一电平的比特位的数量小于预定数量时禁止反相信号；以及码输出电路，其被配置成基于被使能的反相信号而通过将校准码反相来产生校正校准码，码输出电路被配置成基于被禁止的反相信号而将校准码提供为校正校准码。4.如权利要求3所述的半导体器件，其中，码判定电路通过对预定阶比特位和处于比预定阶比特位低阶的比特位置处的一个或多个比特位执行逻辑运算来产生反相信号。5.如权利要求4所述的半导体器件，其中，码判定电路在预定阶比特位处于第二电平而处于比预定阶比特位低阶的比特位置处的一个或多个比特位处于第一电平时使能反相信号。6.如权利要求4所述的半导体器件，其中，码判定电路在预定阶比特位处于第一电平时禁止反相信号。7.如权利要求3所述的半导体器件，其中，码判定电路包括：反相逻辑，其被配置成将校准码中的预定阶比特位反相；以及与逻辑，其被配置成对反相逻辑的输出和处于比预定阶比特位低阶的比特位置处的一个或多个比特位执行与运算，与逻辑产生反相信号。8.如权利要求1所述的半导体器件，其中，输出电路包括：预驱动器，其被配置成基于输入信号和校正校准码来产生上拉码和下拉码；以及主驱动器，其被配置成基于上拉码和下拉码来产生输出信号。9.如权利要求8所述的半导体器件，其中，主驱动器包括：上拉驱动器，其被配置成基于上拉码来设置其电阻值，并且将输出节点驱动至第一电压；以及下拉驱动器，其被配置成基于下拉码来设置其电阻值，并且将输出节点驱动至第二电压。10.一种半导体器件，包括：校准器，其被配置成通过执行阻抗校准操作来产生上拉校准码和下拉校准码；码控制器，其被配置成通过将...

【专利技术属性】
技术研发人员：李光训，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR