半导体装置制造方法及图纸

本发明专利技术提供一种半导体装置。如果数据的波形随速度增加而劣化，则通过采用数据选通信号不能获取数据信号。为了解决这个问题，第一选择单元基于从外部输入的第一选通信号产生指示以双倍数据速率从外部输入的用于传输数据信号的多个通道(Lane0、Lane1)中哪一个的第一选择信号。门单元基于第一选择信号将数据信号分配到任意通道(Lane0、Lane1)以输出数据信号(Data1_0、Data1_1)。随后，锁存器单元锁存输出至通道的数据信号(Data1_0、Data1_1)且输出数据信号(Data2_0、Data2_1)。

Semiconductor device

The present invention provides a semiconductor device. If the waveform of the data is deteriorating with the increase of speed, the data signal can not be obtained by using the data gated signal. To solve this problem, the first selection unit generates the first selection signal which is used to transmit data signals from multiple channels (Lane0, Lane1) based on the first gated signal from external input. The gate unit distributive data signals to any channel (Lane0, Lane1) on the basis of the first selection signal to output data signals (Data1_0, Data1_1). Subsequently, the latch unit latches out to the data signal (Data1_0, Data1_1) of the channel and outputs the data signal (Data2_0, Data2_1).

【技术实现步骤摘要】
半导体装置相关申请的交叉引用将于2016年9月28日提交的日本专利申请No.2016-189440的公开内容，包括说明书，附图以及摘要通过参考整体并入本文。
本专利技术涉及一种半导体装置，且具体地，例如涉及一种包括存储器接口的半导体装置。
技术介绍
众所周知，DDR数据接收电路对双倍数据速率(DDR)存储装置执行读取或写入(例如参见专利文献1(日本未审专利申请公布(PCT申请译本)No.2006-505866))。在DDR数据接收电路中，通过采用选通信号获取数据。
技术实现思路
在诸如专利文献1中描述的DDR数据接收电路中，如果数据的波形随速度增加而劣化，则不能通过采用选通信号获取数据信号。由结合附图的以下详细说明将使本专利技术的这些和其他目的和新颖特征变得更加显而易见。基于实施例的半导体装置基于从外部输入的选通信号选择用于传输以双倍数据速率从外部输入的数据信号的多个通道中的任一个，将数据信号分配到任意通道以基于选择输出数据信号，且锁存输出至通道的数据信号。根据实施例，即使数据波形劣化也能可靠地获取数据信号。附图说明图1是示出根据第一实施例的半导体装置的配置的示意图；图2是示出根据比较例的采样电路的配置的示意图；图3是根据该比较例的采样电路中的信号(数据)，输入至采样电路的信号(数据)以及从采样电路输出的信号(数据)的时序图；图4是示出根据第二实施例的半导体装置的配置的示意图；图5是示出根据第二实施例的采样电路的配置的示意图；图6是示出根据第二实施例的门单元的配置的示意图；图7是示出根据第二实施例的锁存器单元的配置的示意图；图8是根据第二实施例的采样电路中的信号(数据)，输入至采样电路的信号(数据)以及从采样电路输出的信号(数据)的时序图；图9是示出根据第三实施例的采样电路的配置的示意图；图10是示出根据第三实施例的门单元的配置的示意图；图11是示出根据第三实施例的锁存器单元的配置的示意图；图12是根据第三实施例的采样电路中的信号(数据)，输入至采样电路的信号(数据)以及从采样电路输出的信号(数据)的时序图；图13是示出根据第四实施例的采样电路的配置的示意图；以及图14是根据第四实施例的采样电路中的信号(数据)，输入至采样电路的信号(数据)以及从采样电路输出的信号(数据)的时序图；具体实施方式以下将参考附图说明本专利技术的实施例。第一实施例图1是示出根据第一实施例的半导体装置1的配置的示意图。半导体装置1是传输以双倍数据速率从外部输入的数据信号的半导体装置。半导体装置1包括门单元2、第一选择单元4以及锁存器单元3。第一选择单元4基于从外部输入的第一选通信号Strobe1，产生指示用于传输以双倍数据速率从外部输入的数据信号Data的多个通道Lane0和Lane1中选择的通道的第一选择信号lane_sel1。门单元2将数据信号Data分配到任意通道以基于第一选择信号lane_sel1输出数据信号。锁存器单元3基于第一选择信号lane_sel1锁存数据信号Data1_0和Data1_1，且输出数据信号Data2_0和Data2_1。如上所述，根据本实施例，通过锁存器单元3锁存数据信号Data，使得即使数据信号Data的到达时序很大程度上偏离第一选通信号Strobe1，也能可靠地获取并传输数据信号Data。比较例图2是示出根据比较例的采样电路900的配置的示意图。采样电路900包括触发器FF1触发器FF2r和FF2f、FIFO90、写入指针提供单元91、读取指针提供单元92、触发器FF3r和FF3f以及触发器FF4r和FF4f。触发器FF1在从接收器R2输出的外部选通信号Strobe1的上升沿出现的时序从接收器R1获取以双倍数据速率输入的数据信号Data。随后，触发器FF1保持数据信号Data且输出为数据信号Data_1。触发器FF2r在外部选通信号Strobe1的下降沿出现的时序中获取数据信号Data_1。随后，触发器FF2r保持数据信号Data_1且输出为数据信号Data_2r。触发器FF2f在外部选通信号Strobe1的下降沿出现的时序中获取数据信号Data。随后，触发器FF2f保持数据信号Data且输出为数据信号Data_2f。写入指针提供单元91在外部选通信号Strobe1的下降沿出现的时序中更新写入指针wrpt的值。FIFO90在由写入指针wrpt指示的位置写入数据信号Data_2r和Data_2f。读取指针提供单元92在内部选通信号Strobe2的上升沿出现的时序中更新读取指针rdpt的值。FIFO90将在由读取指针rdpt指示的位置中存储的数据输出为数据信号Data_3r和Data_3f。触发器FF3r在内部选通信号Strobe2的上升沿出现的时序中获取数据信号Data_3r。随后，触发器FF3r保持数据信号Data_3r且输出为数据信号Data_4r。触发器FF3f在内部选通信号Strobe2的上升沿出现的时序中获取数据信号Data_3f。随后，触发器FF3f保持数据信号Data_3f且输出为Data_4f。触发器FF4r在芯片时钟信号ChipClock的上升沿出现的时序中获取数据信号Data_4r。随后，触发器FF4r保持数据信号Data_4r且输出为数据信号OutputData_r。触发器FF4f在芯片时钟信号ChipClock的上升沿出现的时序中获取数据信号Data_4f。随后，触发器FF4f保持数据信号Data_4f且输出为数据信号OutputData_f。图3是根据比较例的采样电路900的内部信号(数据)，输入至采样电路900的信号(数据)以及从采样电路900输出的信号(数据)的时序图。在图3中，Data(var)是考虑了数据信号Data(阴影区域)的劣化的波形。在图3中，阴影区域是数据有效窗口，其中假设信号在从左至右上升的任一对角线中上升，且假设信号在从右至左上升的任一对角线中下降。数据信号Data的宽度为1UI(单位间隔)。输入数据信号Data，外部选通信号Strobe1，内部选通信号Strobe2以及芯片时钟信号ChipClock在每1个UI(单位间隔)处都改变。输入数据信号Data，外部选通信号Strobe1以及内部选通信号Strobe2的时序彼此不同步。内部选通信号Strobe2基本上与芯片时钟信号ChipClock同步。输入数据信号Data的序列为“10001100”。当外部选通信号Strobe1在时间t1上升时，输入数据信号Data(＝1)通过触发器FF1获取。随后，触发器FF1的输出数据信号Data_1变成“1”。当外部选通信号Strobe1在时间t2下降时，Data_1(＝1)通过触发器FF2r获取，且输出数据信号Data_2r变成“1”。同时，输出数据信号Data(＝0)通过触发器FF2f获取且输出数据信号Data_2f变成“0”。而且，当外部选通信号Strobe1下降时，写入指针提供单元91将写入指针wrpt的值更新为“0”。FIFO90在由写入指针wrpt(＝0)指示的位置中写入数据信号Data_2r(＝1)和Data_2f(＝0)。当外部选通信号Strobe1在时间t3上升时，输入数据信号Data(＝0)由触发器FF1获取。随后，触发器FF1的输出数据信号D本文档来自技高网...

【技术保护点】
一种半导体装置，传输以双倍数据速率从外部输入的数据信号，所述半导体装置包括：第一选择单元，所述第一选择单元用于基于从外部输入的第一选通信号来产生第一选择信号，所述第一选择信号指示选择用于传输所述数据信号的多个通道中的哪一个；门单元，所述门单元用于基于所述第一选择信号，将所述数据信号分配到任意通道中并且输出数据信号；以及锁存器单元，所述锁存器单元用于基于所述第一选择信号锁存输出至所述通道的所述数据信号。

【技术特征摘要】
2016.09.28 JP 2016-1894401.一种半导体装置，传输以双倍数据速率从外部输入的数据信号，所述半导体装置包括：第一选择单元，所述第一选择单元用于基于从外部输入的第一选通信号来产生第一选择信号，所述第一选择信号指示选择用于传输所述数据信号的多个通道中的哪一个；门单元，所述门单元用于基于所述第一选择信号，将所述数据信号分配到任意通道中并且输出数据信号；以及锁存器单元，所述锁存器单元用于基于所述第一选择信号锁存输出至所述通道的所述数据信号。2.根据权利要求1所述的半导体装置，其中所述通道为第一通道和第二通道，以及其中所述第一选择单元将所述第一选择信号设定为指示选择所述第一通道的第一电平，或设定为指示选择所述第二通道的第二电平。3.根据权利要求2所述的半导体装置，其中所述第一选择单元包括二进制计数器，以及其中所述二进制计数器与所述第一选通信号的上升和下降沿的时序同步地改变所述第一选择信号的电平。4.根据权利要求3所述的半导体装置，其中所述门单元包括：第一逻辑电路，所述第一逻辑电路将所述数据信号和通过反转所述第一选择信号的电平而获得的信号的逻辑乘积输出至所述第一通道；以及第二逻辑电路，所述第二逻辑电路将所述数据信号和所述第一选择信号的逻辑乘积输出至所述第二通道。5.根据权利要求3所述的半导体装置，其中所述锁存器单元包括：第一比较电路，所述第一比较电路比较所述第一选择信号的电平和所述第一电平，并且当两个电平相同时输出高电平信号，而当两个电平不同时输出低电平信号；第一传输锁存器，所述第一传输锁存器包括用于接收所述数据信号的数据输入端子以及用于接收所述第一比较电路的输出信号的启动端子；第二比较电路，所述第二比较电路比较所述第一选择信号的电平和所述第二电平，并且当两个电平相同时输出高电平信号，而当两个电平不同时输出低电平信号；以及第二传输锁存器，所述第二传输锁存器包括用于接收所述数据信号的数据输入端子以及用于接收所述第二比较电路的输出信号的启动端子。6.根据权利要求5所述的半导体装置，还包括：第一触发器，所述第一触发器与基于内部时钟信号产生的第二选通信号的上升沿的时序同步地保持所述第一传输锁存器的输出；以及第二触发器，所述第二触发器与所述第二选通信号的下降沿的时序同步地保持所述第二传输锁存器的输出。7.根据权利要求1所述的半导体装置，其中所述通道为第一至第N通道，以及其中所述第一选择单元根据所述第一选通信号，将所述第一选择信号设定为第一至第N值中的任一个，所述第一至第N值中的每个值都指示所述第一至第N通道的选择。8.根据权利要求7所述的半导体装置，其中所述第一选择单元包括第一N元计数器，以及其中所述第一N元计数器与所述第一选通信号的上升和下降沿的时序同步地将所述第一选择信号的值增加“1”。9.根据权利要求8所述的半导体装置，其中所述门单元包括第一至第...

【专利技术属性】
技术研发人员：萤原孝征，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP