三维存储器控制电路制造技术

一种集成电路包括存储器阵列、分成至少两个子电路以控制存储器阵列的字线电路、和分成至少两个子电路以控制存储器阵列的位线电路。字线子电路和位线子电路至少部分地重叠存储器阵列的单独的各自区域。

Three dimensional memory control circuit

An integrated circuit includes a memory array, which is divided into at least two sub circuits, to control the word line circuit of the memory array, and to divide at least two sub circuits to control the bit line circuit of the memory array. The word - line subcircuit and the bit - line subcircuit overlap, at least partially, separate regions of the memory array.

【技术实现步骤摘要】
三维存储器控制电路
当前主题通常涉及半导体存储器装置。尤其是，当前主题涉及具有三维设计的存储器装置。
技术介绍
半导体存储器装置可包括在更大规模集成电路或独立集成电路中的存储单元块。当传统存储器装置在二维阵列中构建单元时，一些装置可构建单元的三维阵列。在一些三维闪速存储器中，NAND串可垂直地构建，在相互的顶部堆放串的单独场效应晶体管（FET），使得串从衬底延伸出。这种结构在闪速存储器装置中为非常高的位密度而提供。支持电路，例如线驱动器、读出放大器、地址解码器和其它这种电路仍可利用使用不由存储器阵列所覆盖的衬底区域的更传统的布局技术进行构建。虽然支持电路可具有多个材料（例如掺杂硅、多晶硅、金属、二氧化硅或其它材料）层，这种设计仍可称为具有二维设计，因为它们通常不具有在彼此顶部堆叠有源装置（像三维存储器阵列）。附图说明并入并构成说明书部分的附图说明了各种实施例。连同概述一起，附图用来解释各种原理。在附图中：图1A和1B描述具有在存储器阵列下面的控制电路的存储器阵列的顶视图的框图；图2是具有在存储器阵列下面的控制电路的三维存储器阵列的一部分截面侧视图；图3是具有在存储器阵列下面的控制电路的三维存储器阵列的一部分的等距视图；图4是电子系统的实施例的框图；以及图5是构造存储器装置的方法的流程图。具体实施方式在下面详细描述中，多种详细描述通过实例的方式进行说明以便提供有关教导的全面理解。然而，当前教导可不需细节而进行实践对于本领域的技术人员是显而易见的。在其它实例中，已知的方法、程序和部件已经在相对在高级别进行描述而无细节，以便避免当前概念的不需要的模糊方面。大量描述的术语和短语在本公开的各种实施例的描述中使用。这些描述的术语和短语用于传达通常公认的含义给本领域的技术人员，除非在本说明书中给出不同定义。现在详细参考下面附图和讨论说明的实例。图1描述具有在存储器阵列100下面的控制电路121-124的存储器阵列100的顶视图的框图。存储器阵列100可为存储器装置或一些其它类型的集成电路的一部分。存储器阵列100可利用三维（3D）电路进行构建，使得存储单元在衬底的顶部进行构建。这种3D电路技术可将衬底用作用于存储器阵列的机械基底而不将衬底自身用于存储器阵列的电路。各种类型的存储器可使用这种技术，该各种类型的存储器包括但不限于，浮栅闪速存储器、电荷俘获闪速存储器、相变存储器、具有开关的相变存储器、电阻式存储器和双向存储器。可使用能够在控制电路顶部上构造的任何存储器技术，包括如铁电晶体管随机存取存储器（FeTRAM）、纳米线技术的新兴技术或其它未来技术。一种使用3D技术的类型的存储器为堆叠的NAND闪存，其以NAND方式以垂直堆叠布线堆叠多个浮栅或电荷俘获闪速存储单元。然后阵列100可利用堆叠建立。各种其它类型存储器可使用用于存储器阵列100的各种其它组织。存储器装置包括除存储器100之外的各种另外的电路。这些电路可包括地址解码器、线驱动器、读出放大器、电荷泵、状态机或各种其它类型电路。在传统芯片平面布置图中，另外的电路位于存储器芯片上的存储器阵列100的旁边，这使得存储器芯片的裸晶尺寸大于阵列100。如果使用传统二维（2D）布局，则不存在这种设计的备选并且使用3D技术的多种设计继续使用相似的平面布置图。但是如果存储器阵列100不使用用于阵列电路的衬底，则可能为至少一些另外的电路使用存储器阵列100下面的区域，即使存储器100为2D存储器阵列。传统平面布置图经常具有直接在阵列旁边、在两个邻近边上的至少一些另外的电路，准许访问在“x轴”方向和“y轴”方向中通过阵列运行的控制线。这些控制线可通过各种名字来提及，但一些控制线在一些设计中通常被称为字线和位线，其中字线可垂直于位线。一些平面布置图在阵列的全部四个边上具有另外的电路，其中在一个边上的电路耦合到在阵列的其各自边上的可访问的一些控制线，以及在阵列相对边上的电路耦合到在那个方向中布线的剩余控制线。在一些早前3D存储器设计中，已经尝试去移动3D存储器阵列下面的至少一些另外的电路。但是如果在阵列附近边上的电路都在阵列下面移动，则在阵列的角中对于空间发生冲突。这是由于事实是为了与阵列的间距对齐，希望把电路与阵列的行和列对齐，这使得电路耦合到相同位置中角存储单元的位线，将电路耦合到相同角存储单元的字线时同样这么希望。为了避免这种问题，一些设计在阵列下面从阵列的一边或相对边来设置电路，但是将邻近边上的电路留在阵列足迹之外。图1的存储器阵列100通过将另外的电路分离为四个部分121、122、123、124来避免这种问题，但与使用阵列的全部四个边的传统平面布置图不同，各种部分耦合到控制线的空间隔离的组。存储器阵列100分离为四个象限111、112、113、114，其布置为使得象限邻近两个其它象限并且位于剩余象限的对角。象限可被认为是以逆时针方向方式或顺时针方向方式来计数，如所示，其中第一象限111位于第二象限112的左边并且在第四象限114的上面，而位于第三象限113对角。象限111-114在各种实施例中可以是不同大小或者可以是相同大小。在一些实施例中，四个象限111-114不是精确地对齐，并且可具有与其邻近象限的特定量的偏移。控制线也可分成四组。在“x”方向中跨越阵列100的第一组控制线131耦合到存储器阵列100的第一象限111和第二象限112。在“y”方向中跨越阵列100的第二组控制线132耦合到存储器阵列100的第二象限112和第三象限113。在“x”方向中跨越阵列100的第三组控制线133耦合到存储器阵列100的第三象限113和第四象限114。以及在“y”方向中跨越阵列100的第四组控制线134耦合到存储器阵列100的第四象限114和第一象限111。在一些实施例中，第一组控制线131和第三组控制线133可以是字线并且第二组控制线132和第四组控制线134可以是位线。在一些实施例中，另外的控制线（例如源极栅控制线和漏极栅控制线或其它控制线）可以包括在控制线131-134的各种组中。在各种实施例中，第一组控制线131和第三组控制线133可基本上相互平行。通过基本上平行，各种控制线可在控制线中忽略局部弯曲或曲折在其长度上以基本相同的方向通过，或以大约+/-15°内的总体相同方向通过。第二组控制线132和第四组控制线134也可基本上相互平行，并且也可基本上垂直于第一组控制线131和第三组控制线133。四个控制电路121-124可至少部分地位于存储器阵列100的各自象限111-114下面。四组控制线131-134耦合到各自的控制电路121-124、存储器阵列100的各自象限111-114和邻近存储器阵列100的各自象限111-114的象限。在相对象限111-114下面耦合到控制电路121-124的控制线131-134基本上平行，但是在邻近象限111-114下面耦合到控制电路121-124的控制线131-134基本上相垂直。在所示的实施例中，第一控制电路121耦合到第一组控制线131，第二控制电路122耦合到第二组控制线132，第三控制电路123耦合到第三组控制线133，以及第四控制电路124耦合到第四组控制线134。第一控制电路121可以是支持存储器阵列100的任何本文档来自技高网...

【技术保护点】
一种集成电路，包括：具有在X维和Y维中延伸的背表面的衬底；三维存储器阵列，包括从所述衬底的所述背表面在Z方向延伸的纵向存储器单元；第一控制电路，建立在所述衬底上并至少部分地位于所述三维存储器阵列的第一象限之下；第一组控制线，耦合到所述第一控制电路、耦合到所述三维存储器阵列的所述第一象限、并且耦合到所述三维存储器阵列的第二象限，其中所述第一组控制线通过穿过所述Z方向中的所述三维存储器阵列的至少一个层面的通路来耦合到所述第一控制电路；第二控制电路，建立在所述衬底上并至少部分地位于所述三维存储器阵列的所述第二象限之下；以及第二组控制线，耦合到所述第二控制电路、耦合到所述三维存储器阵列的所述第二象限、并且耦合到所述三维存储器阵列的第三象限。

【技术特征摘要】
1.一种集成电路，包括：具有在X维和Y维中延伸的背表面的衬底；三维存储器阵列，包括从所述衬底的所述背表面在Z方向延伸的纵向存储器单元；第一控制电路，建立在所述衬底上并至少部分地位于所述三维存储器阵列的第一象限之下；第一组控制线，耦合到所述第一控制电路、耦合到所述三维存储器阵列的所述第一象限、并且耦合到所述三维存储器阵列的第二象限，其中所述第一组控制线通过穿过所述Z方向中的所述三维存储器阵列的至少一个层面的通路来耦合到所述第一控制电路；第二控制电路，建立在所述衬底上并至少部分地位于所述三维存储器阵列的所述第二象限之下；以及第二组控制线，耦合到所述第二控制电路、耦合到所述三维存储器阵列的所述第二象限、并且耦合到所述三维存储器阵列的第三象限。2.如权利要求1所述的集成电路，其中所述第一组控制线基本上垂直于所述第二组控制线。3.如权利要求1所述的集成电路，其中所述纵向存储器单元包括NAND存储器单元、浮栅闪速存储器单元、电荷俘获闪速存储器单元、相变存储器单元、电阻式存储器单元或者双向存储器单元。4.如权利要求1所述的集成电路，其中纵向存储器单元的所述三维存储器阵列包括：硅体，耦合到在所述硅体底部部分的源极线和在所述硅体顶部部分的位线；源极控制栅，由源极控制线来控制；以及漏极控制栅，由漏极控制线来控制。5.如权利要求4所述的集成电路，包括：所述第一组控制线是字线；以及所述三维存储器阵列包括数量为N的纵向存储器单元，每个所述纵向存储器单元被耦合到所述字线中的至少一个字线。6.如权利要求1所述的集成电路，其中所述第一控制电路包括线驱动器电路。7.如权利要求1所述的集成电路，其中所述第二控制电路包括读出放大器电路。8.如权利要求1所述的集成电路，其中所述第一控制电路的大部分位于所述三维存储器阵列的所述第一象限之下。9.如权利要求1所述的集成电路，包括通过互连耦合到所述第二控制电路的所述第二组控制线，所述第二组控制线通过穿过所述Z方向中的所述三维存储器阵列的至少一个层面的通路来耦合到所述互连。10.如权利要求1所述的集成电路，进一步包括：第三控制电路，建立在所述衬底上并至少部分地位于所述三维存储器阵列的所述第三象限之下；第三组控制线，耦合到所述第三控制电路、耦合到所述三维存储器阵列的所述第三象限、并且耦合到所述三维存储器阵列的第四象限，其中所述第三组控制线通过穿过所述Z方向中的所述三维存储器阵列的至少一个层面的通路来耦合到所述第三控制电路；第四控制电路，建立在所述衬底上并至少部分地位于所述三维存储器阵列的所述第四象限之下；以及第四组控制线，耦合到所述第四控制电路、耦合到所述三维存储器阵列的所述第四象限、并且耦合到所述三维存储器阵列的所述第一象限。11.如权利要求10所述的集成电路，其中所述第一组控制线基本上平行于所述第三组控制线，并且基本上垂直于所述第二组和第四组控制线。12.如权利要求10所述的集成电路，包括：所述第一组控制线和所述第三组控制线是字线；以及所述第二组控制线和所述第四组控制线是位线。13.如权利要求12所述的集成电路，包括：所述第一控制电路和所述第三控制电路是线驱动器电路；以及所述第二控制电路和所述第四控制电路是读出放大器电路。14.一种电子系统，包括：处理器，用于生成存储器控制命令；以及存储器装置，与所述处理器耦合，所述存储器装置包含：衬底，具有在X维和Y维中延伸的背表面；三维存储器阵列，包括从所述衬底的所述背表面在Z方向延伸的纵向存储器单元；第一控制电路，建立在所述衬底上并至少部分地位于所述三维存储器阵列的第一象限之下；第一组控制线，耦合到所述第一控制电路、耦合到所述三维存储器阵列的所述第一象限、并且耦合到所述三维存储器阵列的第二象限，其中所述第一组控制线通过穿过所述Z方向中的所述三维存储器阵列的至少一个层面的通路来耦合到所述第一控制电路；第二控制电路，建立在所述衬底上并至少部分地位于所述三维存储器阵列的所述第二象限之下；以及第二组控制线，耦合到所述第二控制电路、耦合到所述三维存储器阵列的所述第二象限、并且耦合到所述三维存储器阵列的第三象限。15.如权利要求14所述的电子系统，其中所述第一组控制线基本上垂直于所述第二组控制线。16.如权利要求14所述的电子系统，其中所述纵向存储器单元包括NAND存储器单元、浮栅闪速存储器单元、电荷俘获闪速存储器单元、相变存储器单元、电阻式存储器单元或者双向存储器单元。17.如权利要求14所述的电子系统，其中纵向存储器单元的所述三维存储器阵列包括：硅体，耦合到在所述硅体底部部分的源极线和在所述硅体顶部部分的位线；源极控制栅，由源极控制线来控制；以及漏极控制栅，由漏极控制线来控制。18.如权利...

【专利技术属性】
技术研发人员：M海姆，JS霍伊，D阮，A叶，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US