一种三模冗余电路的版图设计方法技术

本发明专利技术提供一种三模冗余电路的版图设计方法，包括：输入时序设置文件及库文件；根据时序或寄生参数要求摆放顶层宏单元；对电源、地进行规划和绕线；分别设定第一三模冗余电路中三路电路的单元摆放区域；根据设定的位置摆放所述第一三模冗余电路中三路电路中的各单元，并摆放其他顶层数字单元；根据时序建立时钟树；对各电路中的器件进行绕线，并对顶层电路进行验证。本发明专利技术的三模冗余电路的版图设计方法通过将三模冗余电路在版图上拉开一定距离，从而进一步巩固并实现三模冗余电路结构所带来的抗单粒子翻转效果，有效提高航天器件的可靠性。

【技术实现步骤摘要】
一种三模冗余电路的版图设计方法
本专利技术涉及电路设计领域，特别是涉及一种三模冗余电路的版图设计方法。
技术介绍
随着科技的迅猛发展，人类对外太空的探索和研究活动也越来越频繁。空间高辐射的恶劣环境对航天器件的可靠性要求很高。辐射的存在分为三种失效模式：总剂量效应、单粒子效应、剂量率效应。根据美国统计数据表明，在辐射引起的所有故障中，单粒子效应是整个空间航天在可靠性方面的最主要的问题。空间环境中的高能粒子所引发的单粒子效应会使星载计算机系统瘫痪崩溃失效，且这种失效是不可恢复的，严重影响星载电子系统的可靠性。我国航空军事近些年发展迅速，对集成电路的性能、可靠性和抗辐射等指标均提出更为严格的要求。九十年代后期至今，随着半导体工艺特征尺寸的缩小，系统上芯片的集成度越来越高，而芯片的工作电压却越来越小，导致发生单粒子翻转所需要的临界电荷越来越少。也就是说，随着工艺技术的进步，数字器件中时序电路的单粒子翻转以及组合电路中的单粒子瞬变问题越来越严重。单粒子效应严重影响集成电路的可靠性，针对单粒子方面的研究工作近些年在积极展开。三模冗余电路结构旨在从电路结构层面对电路进行加固设计。如图1所示为最简单的三模冗余电路1的结构，电路的组合逻辑电路(图中未显示)和时序逻辑电路被复制成三份，分别为第一时序电路11、第二时序电路12及第三时序电路13，最后在三个时序逻辑电路的后面增加一个多数表决电路14，所述多数表决电路14的判断标准为三取二。这样，即使所述三模冗余电路1中有一路发生故障，所述三模冗余电路1依然可以正常工作。通过冗余路径和表决电路组成的这种三模冗余电路结构，可以使单粒子的故障尽可能地在信号传输的路径上消除。这种电路结构对提高集成电路的可靠性和抗辐射能力有很大的作用。三模冗余的电路结构因为其在抗单粒子翻转方面的独特的优势被应用在大规模抗辐射数字电路的关键电路上，旨在对电路的敏感节点进行加固，减少单粒子翻转的可能，提高电路功能的可靠性。但是，这种电路结构在大规模的数字版图上如何实现却直接影响着最终芯片的抗单粒子翻转的效果。数字电路的后端实现一般有两种方案，扁平流程(Flatflow)或层次化流程(Hierarchyflow)。在扁平流程中，顶层模块和其他所有底层模块放在一起优化，所有的时序约束条件和电路工作环境也都是针对顶层模块进行设置，这种方案能够自动将模块之间的连接和依赖关系都考虑进去，从而得到一个时序上，单元的相对位置上，以及芯片面积上优化后的综合结果。这种方法比较简单，对于一个规模在四百万门以下的电路是一个比较好的选择。但随着工艺的发展，芯片的集成度越来越高，一颗芯片的规模甚至达到了千万门级。对于规模非常大的电路来说，这种扁平流程显然不太适合，因为在设计优化的过程中，所有的模块信息必须同时保存在存储区，运行时间也会比较长，对服务器的存储能力要求非常高，在后端设计的过程中甚至会因为内存不足的原因使得后端工作不能顺畅开展。层次化流程相比于扁平流程来说工序更为繁琐。层次化流程是对规模很大的芯片采取的一种分而治之的解决方案。在层次化流程中，设计者需要从底层模块开始一步一步往上进行综合优化布局布线。因此必须对所有的底层子模块施加时序约束条件且需要对每一个模块进行单独优化和布局布线，这个过程会一直延续到顶层模块。在每一个子模块的设计完成之后，直接将该模块集成到它的上一级和上一级的其他模块一起优化并且进行布局布线，经过不断迭代后，最终到顶层使用扁平化设计流程完成最终的芯片设计。使用这种流程进行设计的优点是当工作站的处理能力不足时，可以分别进行子模块的优化，而不需要将所有的模块都放到存储区中，这种做法的缺点是只能在子模块内部进行优化，无法考虑到模块周围的环境而将子模块和其他模块一起优化。而且和扁平流程相比，这种分层的流程会有更多附加的工作要做，工程师的工作负荷会相应增大。但是无论采取哪种流程进行设计，在布局布线的过程中，单元的摆放都是基于时序驱动的原则，工具往往会自动将有信号传输的单元和模块摆放在一起，并且根据时序的要求通过推拉的方式进行单元位置的优化。如果对采用三模冗余的数字电路直接进行自动布局布线，拷贝出的三份电路因为输入输出信号间的关联，会根据EDA软件的判定标准摆放在相邻的地方，甚至会出现相互穿插的现象，如图2所示。这样的摆放结果对于单粒子的照射是相当危险的，当模块间距离足够小时，高能粒子在轰击芯片的过程中，会出现同时击中三模冗余电路中其中两路电路的某个敏感节点的情况，使该两路电路的功能发生错误，根据多数表决电路的判断原则，该三模冗余电路的最终输出功能将会失效；当模块间有一定距离但不够远时，当高能粒子轰击芯片致使其中一路失效后，另一路因为电荷积聚传导的影响会逐渐失效，那么经过一定的时间之后，该电路的正常功能也会失效。因此，大规模数字电路即便采取了三模冗余的电路结构进行设计，并不表示就可以完全克服单粒子翻转，后序的版图实现上如果处理不得当，会使采取该电路结构进行设计的大规模数字电路的抗辐射效果大打折扣，而目前的两种数字后端设计流程均不能满足这种需求。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种三模冗余电路的版图设计方法，用于解决现有技术中三模冗余电路的版图设计导致大规模数字电路的抗辐射效果大打折扣的问题。为实现上述目的及其他相关目的，本专利技术提供一种三模冗余电路的版图设计方法，所述三模冗余电路的版图设计方法至少包括：输入时序设置文件及库文件；根据时序或寄生参数要求摆放顶层宏单元；对电源、地进行规划和绕线；分别设定第一三模冗余电路中三路电路的单元摆放区域；根据设定的位置摆放所述第一三模冗余电路中三路电路中的各单元，并摆放其他顶层数字单元；根据时序建立时钟树；对各电路中的器件进行绕线，并对顶层电路进行验证。优选地，设定所述第一三模冗余电路中三路电路的单元摆放区域的步骤进一步包括：将所述第一三模冗余电路中的各个单元按照时序进行初步摆放；找出所述第一三模冗余电路中一路的单元摆放位置，抓取属于该路的所有单元；给抓取的所有单元打上第一设定摆放区域的标识；分别找出所述第一三模冗余电路中其余两路的单元摆放位置，分别抓取属于该两路的所有单元，并分别打上第二设定摆放区域及第三设定摆放区域的标识。优选地，所述三模冗余电路的版图设计方法还包括：在输入时序设置文件及库文件前，将底层模块单独摆放、优化和布线后进行固化，将所述底层模块作为宏单元进行摆放；在摆放单元前对时序进行检查，若时序正确则执行下一步，若时序错误则更新顶层布局规划，直至时序正确。更优选地，所述底层模块的固化进一步包括：根据时序摆放底层模块中的各单元，针对所述底层模块建立时钟树，并对时序进行分析优化，优化结束后绕线，对所述底层模块进行固化。更优选地，所述底层模块为第二三模冗余电路，所述第二三模冗余电路的摆放进一步包括：将所述第二三模冗余电路中的各个单元按照时序进行初步摆放；找出所述第二三模冗余电路中一路的单元摆放位置，抓取属于该路的所有单元；给抓取的所有单元打上第四设定摆放区域的标识；以同样的方法对其余两路的单元分别打上第五设定摆放区域及第六设定摆放区域的标识；按照设定的位置摆放所述第二三模冗余电路中三路电路中的各单元。更优选地，所述三模冗余电路的版图设本文档来自技高网...

【技术保护点】
一种三模冗余电路的版图设计方法，其特征在于，所述三模冗余电路的版图设计方法至少包括：输入时序设置文件及库文件；根据时序或寄生参数要求摆放顶层宏单元；对电源、地进行规划和绕线；分别设定第一三模冗余电路中三路电路的单元摆放区域；根据设定的位置摆放所述第一三模冗余电路中三路电路中的各单元，并摆放其他顶层数字单元；根据时序建立时钟树；对各电路中的器件进行绕线，并对顶层电路进行验证。

【技术特征摘要】
1.一种三模冗余电路的版图设计方法，其特征在于，所述三模冗余电路的版图设计方法至少包括：输入时序设置文件及库文件；根据时序或寄生参数要求摆放顶层宏单元；对电源、地进行规划和绕线；分别设定第一三模冗余电路中三路电路的单元摆放区域；根据设定的位置摆放所述第一三模冗余电路中三路电路中的各单元，并摆放其他顶层数字单元；根据时序建立时钟树；对各电路中的器件进行绕线，并对顶层电路进行验证。2.根据权利要求1所述的三模冗余电路的版图设计方法，其特征在于：设定所述第一三模冗余电路中三路电路的单元摆放区域的步骤进一步包括：将所述第一三模冗余电路中的各个单元按照时序进行初步摆放；找出所述第一三模冗余电路中一路的单元摆放位置，抓取属于该路的所有单元；给抓取的所有单元打上第一设定摆放区域的标识；分别找出所述第一三模冗余电路中其余两路的单元摆放位置，分别抓取属于该两路的所有单元，并分别打上第二设定摆放区域及第三设定摆放区域的标识。3.根据权利要求1所述的三模冗余电路的版图设计方法，其特征在于：所述三模冗余电路的版图设计方法还包括：在输入时序设置文件及库文件前，将底层模块单独摆放、优化和布线后进行固化，将所述底层模块作为宏单元进行摆放；在摆放单元前对时序进行检查，若时序正确则执行下一步，若时序错误则更新顶层布局规划，直至时序正确。4.根据权利要求3所述的三模冗余电路的版图设计方法，其特征在于：所述底层模块的固化进一步包括：根据时序摆放底层模块中的各单元，针对所述底层模块建立时钟树，并对时序进行分析优化，优化结束后绕线，对所述底层模块进行固化。5.根据权利要求3或4所述的三模冗余电路的版...

【专利技术属性】
技术研发人员：高小平，
申请(专利权)人：中国科学院上海微系统与信息技术研究所，
类型：发明
国别省市：上海,31