一种降低连接孔层程式运行时间的OPC修正方法技术

本发明专利技术提出一种降低连接孔层程式运行时间的OPC修正方法，包括下列步骤：将掩模版版图分成SRAM核心区、SRAM边界区和逻辑区三个部分；将SRAM内的图形根据环境的不同分别作标记分段；将SRAM核心区内标记的分段分别移动到指定位置并固定；选出SRAM边界区内的分段，调节分段上的位置将SRAM边界区上的掩模版一致性减少到设定范围内；将LOGIC区的图形按照特征尺寸、宽度和间距分别归类分段，为不同条件下的分段设置不同的初始移动量。本发明专利技术提供的OPC修正方法，可以在保证SRAM区域掩模版关键尺寸不变的前提下，有效降低OPC迭代次数，降低OPC出版所需的硬件和软件资源。

【技术实现步骤摘要】
一种降低连接孔层程式运行时间的OPC修正方法
本专利技术涉及半导体集成电路制造领域，且特别涉及一种降低连接孔层程式运行时间的OPC修正方法。
技术介绍
在深亚微米半导体制造过程中，随着特征尺寸的不断减小和图形复杂程度变得越来越高，光学临近修正(OpticalProximityCorrection，简称OPC)技术已广泛应用与各关键层次的掩模版出版中。目前应用最为广泛的OPC方法是基于模型的OPC修正方法，其基本原理是通过建立基于特定光刻条件的曝光模型，对原始版图或目标版图进行模拟以得到模拟误差，然后将原始版图按一定的规则进行分段切割，根据模拟误差对片断进行偏移补偿并重新模拟，经过数个回合的模拟和修正和得到模拟结果与目标版图一致的修正后版图。基于模型OPC方法在修正过程中一般要经历多次修正(每一次修正称为一个迭代)，直到修正后的模拟结果符合目标图形，或者修正后的模拟值与目标值的误差在允许范围内。OPC修正的时间主要取决于迭代的次数，迭代的次数越多，修正和模拟的次数越多，总的OPC修正时间就越长，随着迭代次数的减少，OPC修正时间也相应减少；然而为了确保OPC修正的准确度，多次迭代是必要的。OPC修正通常可以应用于微影工艺中。微影工艺中受到光学临近效应的影响导致的图形变形或失真是非线性的，既与微影工艺条件有关，又受到图形本身的影响，一般如果目标图形的失真比较小，需要进行迭代的次数就比较少，因为其修正量也相对较小，而如果目标图形的失真比较大，则需要较多的修正量去弥补图形失真，由于图形之间复杂的的相互影响，通常需要多次修正去逼近最佳的结果，也即需要多次OPC迭代。尽管如此，通常也难以保证所有图形经过OPC修正后都能够达到预期的结果。从理论上说，OPC迭代次数越多，能够达到的OPC准确度也越好。然而受产品出版周期的限制，OPC运行时间必须在合理的范围内。为了在确保OPC准确性的同时，还要OPC执行时间在合理可接受的范围内，通常是根据特征尺寸的大小，图形的复杂度，临近效应的影响等因素来制定一个合理的OPC迭代次数，从而执行OPC过程。连接孔层(CTlayer)是连接下层AA/PO与上层金属布线层的关键层，相比于AA、PO的1D结构，2D结构的连接孔层表现出在有限的迭代次数下更难收敛的特性。虽然增加OPC迭代次数可以一定程度上获得更加理想的OPC结果，但连接孔层占用过多的OPC资源，会导致在流片期间其他层因资源不充裕而承受更大的压力。迭代作为OPC的通用设置，目前最常用的减少迭代次数的方法，必然会改变SRAM掩模版关键尺寸，而对于量产品来说掩模版的改变直接影响产品的良率。OPC修正需要一定程度的迭代次数，迭代次数是OPC程式的通用设置，对修正后的掩模版结果影响很大，合适的迭代次数可以有效地降低程式的运行时间。由于技术和历史的原因，常常会有一些程式的迭代次数设置的并不合理，而这些OPC的程式往往都被用于量产品。OPC迭代次数是影响程式运行时间的关键因素，本专利技术提出的降低连接孔层程式运行时间的OPC修正方法，是为了降低量产品消耗的OPC资源，保证量产品的良率不受影响。
技术实现思路
本专利技术提出一种降低连接孔层程式运行时间的OPC修正方法，可保证在不改变SRAM区域掩模版关键尺寸的前提下，有效降低OPC迭代次数，经测试OPC运行时间减少近一半。为了达到上述目的，本专利技术提出一种降低连接孔层程式运行时间的OPC修正方法，包括下列步骤：将掩模版版图分成SRAM核心区、SRAM边界区和逻辑区三个部分；将SRAM内的图形根据环境的不同分别作标记分段；将SRAM核心区内标记的分段分别移动到指定位置并固定；将LOGIC区的图形按照特征尺寸、宽度和间距分别归类分段，为不同条件下的分段设置不同的初始移动量。进一步的，该方法还包括选出SRAM边界区内的分段，调节分段上的位置将SRAM边界区上的掩模版一致性减少到设定范围内。进一步的，所述SRAM边界区上的掩模版一致性减少到的设定范围为0-5nm。进一步的，所述SRAM边界区为SRAM内与逻辑区相距0-2um的区域。进一步的，所述SRAM核心区为SRAM内不包含SRAM边界区的区域。本专利技术提出的降低连接孔层程式运行时间的OPC修正方法，将掩模版版图分成SRAM核心区、SRAM边界区和逻辑区三个部分，三块区域将采取不同的OPC修正方法。本专利技术提出了一种可用于量产品，能够有效降低OPC迭代次数的方法，经最终测试运行时间相比旧版的程式降低一倍。附图说明图1所示为本专利技术较佳实施例的降低连接孔层程式运行时间的OPC修正方法流程图。具体实施方式以下结合附图给出本专利技术的具体实施方式，但本专利技术不限于以下的实施方式。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本专利技术实施例的目的。本专利技术提供一种OPC修正方法，可以在保证SRAM区域掩模版关键尺寸不变的前提下，有效降低OPC迭代次数，降低OPC出版所需的硬件和软件资源。请参考图1，图1所示为本专利技术较佳实施例的降低连接孔层程式运行时间的OPC修正方法流程图。本专利技术提出一种降低连接孔层程式运行时间的OPC修正方法，包括下列步骤：步骤S100：将掩模版版图分成SRAM核心区、SRAM边界区和逻辑区三个部分；步骤S200：将SRAM内的图形根据环境的不同分别作标记分段；步骤S300：将SRAM核心区内标记的分段分别移动到指定位置并固定；步骤S400：选出SRAM边界区内的分段，调节分段上的位置将SRAM边界区上的掩模版一致性减少到设定范围内；步骤S500：将LOGIC区的图形按照特征尺寸、宽度和间距分别归类分段，为不同条件下的分段设置不同的初始移动量。根据本专利技术较佳实施例，所述SRAM边界区为SRAM内与逻辑区(LOGIC)相距0-2um的区域。进一步的，所述SRAM核心区为SRAM内不包含SRAM边界区的区域。SRAM核心区域为重复的图形，因而掩模版关键尺寸也是固定重复的。SRAM边界区域为SRAM区域与LOGIC区域的交界处，考虑到不同设计LOGIC区域的多变性，需要将SRAM区域中靠近LOGIC区域的区域单独挑选出来，做特殊的OPC操作。LOGIC区域相对于SRAM区域具有更丰富的图形多样性，在低迭代条件下更难收敛，因而需要将不以收敛的图形挑选出来做特殊的OPC操作。迭代次数是MBOPC的一项通用设置，修改迭代次数必然会影响掩模版形状。对于量产品来说掩模版形状的改变所带来的良率风险是难以估量的，SRAM核心区域为一系列重复的图形，每一个特征图形掩模版的变化会引起整个SRAM区域百万量级的放大效应。SRAM边界区域为SRAM内与LOGIC区域相邻的区域，通过检查后发现受到LOGIC区域图形的影响，在SRAM外围小于2um的范围内SRAM边界区域边缘的特征图形掩模版差异较大(无论是同一批产品还是不同产品)，无法保证每一个特征图形掩模版形状完全一致。以为了保证量产品的良率，SRAM核心区域掩模版关键尺寸保持和降低迭代次数前完全一致。目前常用的方法是将SRAM区域和LOGIC区域分成两个设置，即先将版图传入SRAM对应的OPC配置，此过程LOGIC区不做OPC，而后将仅修正S本文档来自技高网...

【技术保护点】
一种降低连接孔层程式运行时间的OPC修正方法，其特征在于，包括下列步骤：将掩模版版图分成SRAM核心区、SRAM边界区和逻辑区三个部分；将SRAM内的图形根据环境的不同分别作标记分段；将SRAM核心区内标记的分段分别移动到指定位置并固定；将LOGIC区的图形按照特征尺寸、宽度和间距分别归类分段，为不同条件下的分段设置不同的初始移动量。

【技术特征摘要】
1.一种降低连接孔层程式运行时间的OPC修正方法，其特征在于，包括下列步骤：将掩模版版图分成SRAM核心区、SRAM边界区和逻辑区三个部分；将SRAM内的图形根据环境的不同分别作标记分段；将SRAM核心区内标记的分段分别移动到指定位置并固定；将LOGIC区的图形按照特征尺寸、宽度和间距分别归类分段，为不同条件下的分段设置不同的初始移动量。2.根据权利要求1所述的降低连接孔层程式运行时间的OPC修正方法，其特征在于，该方法还包括选出SRAM边界区内的分段，调节分段上的...

【专利技术属性】
技术研发人员：李林，于世瑞，蒋斌杰，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海,31