制作半导体器件的方法技术

提供一种包括以下步骤的制作半导体器件的方法。提供包括排列成阵列的多个集成电路的晶片，其中所述晶片包括半导体衬底及覆盖所述半导体衬底的内连线结构，所述内连线结构包括交替堆叠的多个图案化导电层及多个层间介电层，所述图案化导电层中的最顶部图案化导电层被所述层间介电层中的最顶部层间介电层覆盖，且所述最顶部图案化导电层被所述最顶部层间介电层的多个开口暴露出。在被所述开口暴露出的所述最顶部图案化导电层上形成多个导电柱。执行芯片探测工艺以检验所述导电柱。在所述晶片上形成保护层，以覆盖所述导电柱。执行晶片切割工艺以形成所述半导体器件。

【技术实现步骤摘要】
制作半导体器件的方法
本专利技术实施例是关于一种制作电子器件的方法，且特别是有关于一种制作半导体器件的方法。
技术介绍
由于各种电子组件(即，晶体管、二极管、电阻器、电容器等)的集成密度的持续提高，半导体行业已经历快速增长。在很大程度上，集成密度的此种提高来自于最小特征大小的重复减小，此使得更多较小的组件能够集成到给定区域中。这些较小的电子组件也需要与先前的封装件相比利用较小区域的较小的封装件。半导体组件的某些较小类型的封装件包括方形扁平封装件(quadflatpackage，QFP)、引脚栅阵列(pingridarray，PGA)封装件、球栅阵列(ballgridarray，BGA)封装件等等。集成扇出型封装件是针对芯片与系统之间的异构集成(heterogeneousintegration)的有力解决方案。对于未来的封装件来说，集成扇出型封装件所提供的提高的可布线性(routability)及可靠性(reliability)是关键因素。如何简化集成扇出型封装件的制作工艺是一重要问题。
技术实现思路
一种包括以下步骤的制作半导体器件的方法。提供包括排列成阵列的多个集成电路的晶片，其中所述晶片包括半导体衬底及覆盖所述半导体衬底的内连线结构，所述内连线结构包括交替堆叠的多个图案化导电层及多个层间介电层，所述图案化导电层中的最顶部图案化导电层被所述层间介电层中的最顶部层间介电层覆盖，且所述最顶部图案化导电层被所述最顶部层间介电层的多个开口暴露出。在被所述开口暴露出的所述最顶部图案化导电层上形成多个导电柱。执行芯片探测工艺以检验所述导电柱。在所述晶片上形成保护层，以覆盖所述导电柱。执行晶片切割工艺以形成所述半导体器件。附图说明结合附图阅读以下详细说明，会最好地理解本专利技术实施例的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。图1至图5示意性地说明制作根据本专利技术某些实施例的半导体器件的工艺流程。图6至图13示意性地说明制作根据本专利技术某些实施例的集成扇出型封装件的工艺流程。图14是说明根据本专利技术某些实施例的叠层封装(package-on-package，POP)结构的剖视图。图15至图25示意性地说明制作根据本专利技术某些替代实施例的集成扇出型封装件的工艺流程。图26是说明根据本专利技术某些替代实施例的叠层封装(POP)结构的剖视图。[符号的说明]100：集成电路100a：半导体器件110、110a：半导体衬底120、120a：内连线结构122：层间介电层/最顶部层间介电层124：图案化导电层/最顶部图案化导电层130：导电柱132：柱部/铜柱部134：晶种图案140、140a、140a’：保护层210、210’：绝缘密封体220：重布线路结构222：介电层/最底部介电层224：重布线导电层/最顶部重布线导电层230：垫230a：球下金属图案230b：连接垫240、260：导电球250：无源组件270：背侧重布线路结构272：介电层274：重布线导电层300：封装件C：载体CAP：导电顶盖DB：剥离层DI：介电层/第一介电层O1、O3、O4：开口O2：接触开口PR：图案化光刻胶S：晶种层SL：切割道TIV：导电性绝缘体穿孔/绝缘体穿孔W：晶片具体实施方式以下公开内容提供用于实作所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本专利技术。当然，这些仅为实例且不旨在进行限制。例如，以下说明中将第一特征形成在第二特征之上或第二特征上可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开内容可能在各种实例中重复参考编号及/或字母。这种重复是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。所述设备可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对性描述语可同样相应地进行解释。图1至图5示意性地说明制作根据本专利技术某些实施例的半导体器件的工艺流程。参照图1，提供包括排列成阵列的多个集成电路100的晶片W。如图1中所示，在对晶片W执行晶片切割(sawingordicing)工艺之前，将晶片W的集成电路100彼此连接。在某些实施例中，集成电路100中的每一者包括半导体衬底110及安置在半导体衬底110上的内连线结构120。半导体衬底110可为硅衬底，所述硅衬底包括形成在所述硅衬底中的有源组件(例如，晶体管等)及无源组件(例如，电阻器、电容器、电感器等)。内连线结构120可包括交替堆叠的多个层间介电层122及多个图案化导电层124。例如，层间介电层122可为氧化硅层、氮化硅层、氮氧化硅层、或由其他适合的介电材料形成的介电层，且图案化导电层124可为图案化铜层或其他适合的图案化金属层。最顶部图案化导电层124被层间介电层122中的最顶部层间介电层122覆盖，且最顶部图案化导电层124被最顶部层间介电层122的多个开口O1暴露出。参照图2，在晶片W上形成多个导电柱130，可通过镀覆(plating)工艺形成导电柱130。在某些实施例中，可首先将晶种层(例如，Ti/Cu晶种层)溅镀在晶片W上，且接着在所述晶种层上形成图案化光刻胶(photoresist)。将上面具有所述晶种层及所述图案化光刻胶的晶片W浸入至镀覆浴(platingbath)中，进而使得导电柱130镀覆至所述晶种层的被所述图案化光刻胶暴露出的部分区域上。导电柱130对应于最顶部层间介电层122的开口。在将导电柱130镀覆至所暴露出的晶种层上之后，移除所述图案化光刻胶。此后，利用导电柱130作为硬掩模将所述晶种层图案化。在某些实施例中，导电柱130可为铜柱或其他适合的金属柱。如图2中所示，导电柱130可包括柱部132及位于柱部132与最顶部图案化导电层124之间的晶种图案134。在某些实施例中，导电柱130的至少部分(例如，柱部132)的材料与最顶部图案化导电层124的材料实质上相同。导电柱130的晶种图案134接触柱部132及最顶部图案化导电层124。通过恰当地选择晶种图案134的材料及最顶部图案化导电层124的材料，导电柱130(例如，晶种图案134)与最顶部图案化导电层124之间的粘合可得到增强。在本实施例中，不在晶种图案134与最顶部图案化导电层124之间形成用于芯片探测工艺的附加探测垫或牺牲垫(例如，铝垫)，且导电柱130直接接触内连线结构120的最顶部图案化导电层124。换句话说，在形成导电柱130之前不需要执行芯片探测工艺。铜柱部132及Ti/Cu晶种图案134对电迁移(electro-migration)具有良好的电阻且具有低的电阻率(resistivity)，且最顶部图案化导电层124(本文档来自技高网...

【技术保护点】
一种制作半导体器件的方法，其特征在于，包括：提供包括排列成阵列的多个集成电路的晶片，所述晶片包括半导体衬底及覆盖所述半导体衬底的内连线结构，所述内连线结构包括交替堆叠的多个图案化导电层及多个层间介电层，所述图案化导电层中的最顶部图案化导电层被所述层间介电层中的最顶部层间介电层覆盖，且所述最顶部图案化导电层被所述最顶部层间介电层的多个开口暴露出；在被所述开口暴露出的所述最顶部图案化导电层上形成多个导电柱；执行芯片探测工艺以检验所述导电柱；在所述晶片上形成保护层，以覆盖所述导电柱；以及执行晶片切割工艺以形成所述半导体器件。

【技术特征摘要】
2016.09.30 US 15/281,0861.一种制作半导体器件的方法，其特征在于，包括：提供包括排列成阵列的多个集成电路的晶片，所述晶片包括半导体衬底及覆盖所述半导体衬底的内连线结构，所述内连线结构包括交替堆叠的多个图案化导电层及多个层间介电层，所述图案化...

【专利技术属性】
技术研发人员：吴集锡，叶德强，陈宪伟，黄立贤，卢贯中，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71