用于探测静电放电的数量的设备和方法技术

本发明专利技术涉及一种用于探测静电放电的数量的、具有放电保护装置(103)的设备(100)，其特征在于，探测单元(107)与所述放电装置(103)电并联，并且所述探测单元(107)产生输出信号，所述输出信号代表静电放电的数量。

【技术实现步骤摘要】
【国外来华专利技术】用于探测静电放电的数量的设备和方法
本专利技术涉及用于探测静电放电的数量的设备和方法。
技术介绍
集成电路包含多个由不同材料构成的结构。由于变得更小的结构尺寸，这些结构对应力的敏感性强烈上升。应力的形式是芯片中或通过芯片的静电放电ESD。当具有不同电子亲和性的两个面相互碰触时这些静电放电由于电荷分离和电荷聚集而形成。如果小构件已经从机器或包装中滑出，那么会产生静电电荷。这样的静电电荷使构件充电直至几千伏。与技术有关地可能从1伏起已经出现现代ASIC中的构件和结构的缺陷。静电放电较频繁地出现。然而为了能够实现芯片的加工或处理，将电压钳制在IC输入侧上的结构被装入ASIC中。所谓的ESD钳位器为蓄积的电荷提供低欧姆的路径，以便导走载流子。由此保护ASIC的敏感结构免受高电压和电流。尽管存在该ESD钳位器，静电放电意味着对ASIC的应力。ESD钳位器尽可能经济地被设计尺寸，因为所述ESD钳位器已经被经济地设计了尺寸地需要较大的面，例如与ESD的强度有关地直至30％的整个电路尺寸。由于该原因，一些ESD结构仅经受住有限数量的放电并且接下来不再能够充分保护ASIC。此外，ESD钳位器被这样设计尺寸，使得ASIC仅在其规格范围内被保护免受过电压。然而，非预期地高的、短时施加在ASIC上的电压可能破坏构件。对于进行失效分析的员工常常仅存留推测电过应力的可能性。文献“带有二极管串ESD探测的功率轨ESD钳位电路以克服40纳米CMOS工艺中的栅极漏电流，IEEE电子设备交易，2013年第10期，第60册，3500至3507页，作者：F.AltolaguirreandM.Ker，(F.AltolaguirreandM.Ker(2013),Power-RailESDClampCircuitWithDiode-StringESDDetectiontoOvercometheGateLeakageCurrentina40-nmCMOSProcess,IEEETransactionsonElectronDevices,vol.60,issue10,p.3500-3507,)”描述静电放电的识别，以便可以在以较小接通电流放电的情况下激活放电保护电路。本来，放电保护电路这样被接通，使得该专门的电路更有效地工作。文献“芯片上的用于系统级ESD保护设计的ESD探测电路，2010年第十界IEEE固态与集成电路技术会议ICSICT，第1584至1587页，作者：M.Ker(M.Keretal.(2010),On-ChipESDDetectionCircuitforSystem-LevelESDProtectionDesign,10thIEEEconferenceonSolid-StateandIntegratedCircuitTechnologyICSICT,p.1584–1587)”描述一种在运行期间被探测到的ESD事件或瞬态信号，以便可以将TFT-LC显示屏的电路带到安全状态中。文献“环形电流探头嵌入多层印刷电路板的设计用于静电放电ESD探测，2010年先进的封装和系统的IEEE电气设计研讨会，第1-4页，作者：H.Sung(H.Sungetal.(2010),DesignofToroidalCurrentProbeEmbeddedinMulti-IayerPrintedCircuitBoardsforElectrostaticDischargeESDDetection,IEEEElectricalDesignofAdvancedPackageandSystemsSymposium,p.1-4,)”描述了，可以借助集成的电线圈来探测ESD事件。这通过具有电流测量钳位器的测量来确认。文献“在集成电路中的内置的自检-ESD事件的缓解和探测，康萨斯州立大学2011年结业硕士论文(W.KuhnundR.Eatinger(2011),BUILT-INSELF-TESTININTEGRATEDCIRCUITS-ESDEVENTMITIGATIONANDDETECTION",MasterThesisanderKansasStateUniversityAbschluss2011,)”描述了通过熔化一种类型的保险丝来探测运行期间的ESD事件或瞬态信号。将细导线平行地接到ESD耦二极管上，所述细导线在ESD应力下被破坏。该破坏是被存储的信息。然而，不是在所有条件下都能保证功能。所述破坏可能负面影响ASIC。不利的是，该方法不是可靠的。所述方法可以探测到放电，但是不能计数。由此，ASIC可能受损。该探测是不可逆的并且在芯片上需要许多面积。
技术实现思路
本专利技术的任务是，可靠地获知静电放电的数量。用于探测静电放电的数量的设备包括放电保护装置。根据本专利技术，探测单元与放电装置电并联。探测单元产生输出信号，该输出信号代表静电放电的数量。换言之，用于探测静电放电的数量的设备与放电保护装置并联。探测单元仅由静电电荷的能量驱动。该能量产生代表静电放电的数量的输出信号。在此优点是，所述设备能够实现ESD保护、也就是说放电保护装置的可靠监视，不会例如由于提高的漏电流消耗、提高的电容或提高的导线电阻而负面地影响ESD保护。另一优点是，与目前所使用的ESD保护相比附加的面积由于结构尺寸小而小于1％。对ESD保护的特定要求不会在相应地选择ESD标识时受影响。在一个扩展构型中，探测单元具有功率块、逻辑单元和存储块。功率块、逻辑单元和存储块相互电并联，并且功率块给电子单元和存储块供给电压。在此有利的是，所述设备在ASIC的被动和主动运行中都起作用。在另一构型中，功率块包括功率电子电路，所述电路被设立为用于退耦和存储静电放电脉冲的能量。在此有利的是，给逻辑单元和存储块一直供给电流或电能直至存储过程结束。在一个扩展构型中，功率块具有开关，该开关在出现静电放电时接通功率电子电路、逻辑单元和存储块。换言之，该开关可以接通或切断探测器负载。在此有利的是，探测器电路在ASIC的工作区域中不引起附加的PIN漏电流。因此，探测器电路可以与PIN规格无关地被使用。在另一构型中，逻辑块被设立为用于获知静电放电的数量。在此有利的是，可以求取，ASIC已经经受多少应力，由此可以更可靠地说明ASIC的功能能力。在一个扩展构型中，逻辑单元被设立为用于识别回跳(Snapback)。在此有利的是，在导走ESD脉冲时具有非线性表现的放电保护结构也可以由探测电路监视，也就是说可以获知突然的电流下降。带有非线性的电流-电压变化过程的放电保护结构大多数情况下需要ASIC上的明显更小的面积。在另一构型中，存储块由非易失性存储单元组成。在此有利的是，在过后的时间点可调取关于静电放电的数量的信息。用于获知静电放电的数量的本专利技术方法包括：借助功率块获知静电放电的能量；借助逻辑单元分析评价静电电荷的能量，其中，静电放电的数量被确定；存储静电放电的数量；和产生代表静电放电的数量的输出信号。在此有利的是，在测试期间或在装入控制器中期间以及在ASIC运行期间记录在操作时的静电电荷的出现。因此，也可以识别并且克服对于ESD事件的影响因素，以便在制造期间防止芯片的预损坏。换言之，大的优点是，在测试芯片时并且在将芯片装入控制器之后已经识别ES本文档来自技高网...

【技术保护点】
用于探测静电放电的数量的、具有放电保护装置(103)的设备(100)，其特征在于，探测单元(107)与所述放电装置(103)电并联，并且，所述探测单元(107)产生输出信号，所述输出信号代表静电放电的数量。

【技术特征摘要】
【国外来华专利技术】2015.05.11 DE 102015005862.21.用于探测静电放电的数量的、具有放电保护装置(103)的设备(100)，其特征在于，探测单元(107)与所述放电装置(103)电并联，并且，所述探测单元(107)产生输出信号，所述输出信号代表静电放电的数量。2.根据权利要求1所述的设备(100)，其特征在于，所述探测单元(107)具有功率块(104)、逻辑单元(105)和存储块(106)，其中，所述功率块(104)、所述逻辑单元(105)和所述存储块(106)相互电并联，并且所述功率块(104)给所述逻辑单元(105)和所述存储块(106)供给电压。3.根据权利要求2所述的设备(100)，其特征在于，所述功率块(104)包括功率电子电路，所述电路被设立为用于退耦和存储静电放电脉冲的能量。4.根据权利要求2或3所述的设备(100)，其特征在于，所述功率块(104)具有开关，所述开关在出现静电放电时接通所述功率...

【专利技术属性】
技术研发人员：M·格拉夫，T·塞青格尔，
申请(专利权)人：罗伯特·博世有限公司，
类型：发明
国别省市：德国,DE