半导体器件及其制造方法技术

本发明专利技术涉及半导体器件及其制造方法。一种存储单元，其包括控制栅电极和存储栅电极。控制栅电极被形成在包括半导体衬底一部分的鳍FA的上表面和侧壁上方。存储栅电极在相邻于控制栅电极的一个侧表面的位置中通过ONO膜被形成在控制栅电极的一个侧表面以及鳍的上表面和侧壁上方。而且，控制栅电极和存储栅电极由n型多晶硅形成。第一金属膜被设置在栅电极和控制栅电极之间。第二金属膜被设置在ONO膜和存储栅电极之间。第一金属膜的功函数大于第二金属膜的功函数。

【技术实现步骤摘要】
半导体器件及其制造方法相关申请交叉引用包括说明书，附图以及摘要的于2016年8月31日提交的日本专利申请No.2016-168823的公开内容，通过引用的方式整体并入本文。
本专利技术涉及一种半导体器件及其制造方法，且优选地适用于具有例如由鳍形的半导体单元构造的鳍型晶体管(FINFET：FinFieldEffectTransistor，鳍式场效应晶体管)的半导体器件及其制造方法。
技术介绍
日本未审查专利申请公开No.2008-41832公开了一种具有绝缘膜的非易失性存储器的存储单元，其在半导体衬底和选择栅电极之间利用由氮化硅或氮氧化硅形成的绝缘膜以及由金属氧化物或金属硅化物形成的含金属元素层而被构造。
技术实现思路
在具有鳍型沟道的分裂栅极型存储单元中，耗尽层的宽度取决于鳍的宽度。因此，具有阈值电压随着鳍的宽度变小而降低的问题。对于此的对策来说，考虑增加鳍的杂质浓度。但是，沟道的电阻增加，且其迁移率降低，因此导致驱动力降低。本说明书和附图的说明将使其他目的和新的特征变得显而易见。根据一个实施例，提供一种具有控制栅电极、存储栅电极以及第二绝缘膜的半导体器件。控制栅电极通过第一绝缘膜形成在包括半导体衬底的一部分的鳍的上表面和侧壁上方。存储栅电极被形成为相邻于控制栅电极的一个侧表面。第二绝缘膜形成在控制栅电极和存储栅电极之间以及鳍和存储栅电极之间，并且包括电荷积累膜。控制栅电极和存储栅电极由n型多晶硅形成。第一金属膜被设置在第一绝缘膜和控制栅电极之间。第二金属膜被设置在第二绝缘膜和存储栅电极之间。第一金属膜的功函数大于第二金属膜的功函数。根据另一实施例，提供一种制造半导体器件的方法，包括如下步骤：形成包括半导体衬底的一部分的多个鳍；通过形成埋入彼此相邻的鳍之间的绝缘膜而形成元件隔离区；以及形成依次地层叠在鳍的上表面和侧壁上的第一绝缘膜、第一金属膜以及控制栅电极。而且，存在下述步骤：在相邻于控制栅电极的一个侧表面的位置形成依次地层叠在控制栅电极的侧表面以及鳍的上表面和侧壁上的包括电荷积累膜的第二绝缘膜、第二金属膜以及由n型多晶硅形成的存储栅电极。第一金属膜的功函数大于第二金属膜的功函数。根据一个实施例，能避免由于高集成度而造成的半导体器件的操作特性的退化。附图说明图1是示出根据一个实施例的半导体器件的存储单元区的平面图。图2是沿图1的线A-A截取的截面图。图3是沿图1的线B-B截取的截面图。图4是沿图1的线C-C截取的截面图。图5A是根据比较示例3的选择晶体管的栅极结构的能带图，以及图5B是根据一个实施例的选择晶体管的栅结结构的能带图。图6是说明氮化钛膜的功函数以及厚度之间关系的曲线图。图7是用于解释根据该实施例的半导体器件(存储单元区和逻辑区)的制造过程的截面图。图8是用于解释图7之后的半导体器件的制造过程的截面图。图9是用于解释图8之后的半导体器件的制造过程的截面图。图10是用于解释图9之后的半导体器件的制造过程的截面图。图11是用于解释图10之后的半导体器件的制造过程的截面图。图12是用于解释图11之后的半导体器件的制造过程的截面图。图13是用于解释图12之后的半导体器件的制造过程的截面图。图14是用于解释图13之后的半导体器件的制造过程的截面图。图15是用于解释图14之后的半导体器件的制造过程的截面图。图16是用于解释图15之后的半导体器件的制造过程的截面图。图17是用于解释图16之后的半导体器件的制造过程的截面图。图18是用于解释图17之后的半导体器件的制造过程的截面图。图19是用于解释图18之后的半导体器件的制造过程的截面图。图20是用于解释图19之后的半导体器件的制造过程的截面图。图21是用于解释图20之后的半导体器件的制造过程的截面图。图22是用于解释图21之后的半导体器件的制造过程的截面图。图23是用于解释图22之后的半导体器件的制造过程的截面图。图24是示出根据该实施例的第一变型例的存储单元的截面图。图25是说明金属的功函数的曲线图。图26是示出根据该实施例的第二变型例的存储单元的截面图。图27A是说明根据该实施例的第二变型例的选择晶体管的栅极结构的能带图，以及图27B是说明存储晶体管的栅极结构的能带图。图28是示出根据该实施例的第三变型例的存储单元的截面图。图29是示出根据该实施例的第四变型例的存储单元的截面图。图30是示出根据比较示例1的存储单元的截面图。图31是示出根据比较示例2的存储单元的截面图。图32A是示出根据比较示例3的存储单元的在栅极纵向方向上的截面图，以及图32B是示出其在栅极横向方向上的截面图。具体实施方式在以下优选实施例中，为方便起见，如果需要，将把说明分成多个部分或优选实施例，但是除非另外规定，否则它们并不相互无关，而是一个可以是另一个的一部分或整体的变型、应用实例、细节、补充说明的关系。在以下优选实施例中，在涉及元素的数目(包括数量，数值，量，范围)的情况下，除非另外规定且除非原理上被明确限制，否则本专利技术不限于规定的数目，且可采用规定数目以上或以下的数目。在以下优选实施例中，毋容置疑的是组成元素(包括元素步骤)不是必需的，除非另外规定且除非认为原理上它们明显被需要。在以下优选实施例中，对于组成元素来说，毋容置疑的是术语“以A形成”，“由A形成”，“具有A”以及“包括A”中的每一个不排除任意其他元素，除非规定仅包括该元素。类似地，在以下优选实施例中，在组成元素的形式或位置关系的引用中，倾向于涵盖那些近似或基本上类似于该形式等的情况，除非另外规定且除非认为它们在原理上明显不需要。这也适用于上述数值和范围。现在将根据附图具体说明本专利技术的优选实施例。在用于描述优选实施例的整个说明中，那些具有相同功能的构件由相同参考数字表示且不再重复说明。为简化说明，可相对放大说明特定部分。即使彼此对应的截面图和平面图，为了简化说明，某些部分也可被相对放大说明。即使在截面图中，为了简化说明也可采用影线，而在平面图中也可采用影线。现在将根据附图具体说明本专利技术的一个优选实施例。(本专利技术比较和检验的半导体器件)因为考虑到能够澄清根据该实施例的半导体器件及其制造方法，因此根据本专利技术执行的比较和检验将对半导体器件中的问题和主题进行具体说明。<比较例1>图30是示出在栅极纵向方向上的比较示例1的具有平面沟道的分裂栅极型存储单元的截面图。在该附图中，符号CG代表控制栅电极，符号CS代表包括电荷积累膜的绝缘膜，符号IR1代表栅极绝缘膜，符号MG代表存储栅电极，符号SB代表半导体衬底，且符号SD代表源极/漏极区。在存储单元RMC1的控制栅电极CG和半导体衬底SB之间形成由氧化硅或氮氧化硅形成的栅极绝缘膜IR1。随着时代的进步，栅极绝缘膜IR1的厚度等于或低于3nm，且控制栅电极CG的栅极长度等于或低于100nm。在这种情况下，因为控制栅电极CG的阈值电压增加，所以需要增加半导体衬底SB的杂质浓度。但是，如果半导体衬底SB的杂质浓度增加，则会存在某些显著的现象，例如扰动(在存储单元的重写/读取时由于施加至各个节点的电压而造成的积累的电荷变化的现象)、控制栅电极CG的阈值电压的变化以及驱动力的退化。<比较例2>图31是示出在栅极纵向方向上的比较示例本文档来自技高网...

【技术保护点】
一种具有存储单元的半导体器件，在第一导电类型的半导体衬底的第一区域中，所述半导体器件包括：多个第一突出单元，所述多个第一突出单元是所述半导体衬底的一部分，并且在沿所述半导体衬底的主表面的第一方向上延伸；第一栅电极，所述第一栅电极通过第一绝缘膜来被形成在所述第一突出单元的上表面和侧壁上方，并且在与沿所述半导体衬底的所述主表面的所述第一方向相垂直的第二方向上延伸；第二栅电极，所述第二栅电极被形成为相邻于所述第一栅电极的一个侧表面，并且在所述第二方向上延伸；第二绝缘膜，所述第二绝缘膜被形成在所述第一栅电极和所述第二栅电极之间以及在所述第一突出单元和所述第二栅电极之间，并且包括电荷积累膜；以及第一源极/漏极区，所述第一源极/漏极区具有不同于所述第一导电类型的第二导电类型，并且被形成在所述第一栅电极的所述第一方向的一侧上以及所述第二栅电极的相反侧上的位置中的所述第一突出单元中，以及被形成在所述第二栅电极的所述第一方向的一侧上以及所述第一栅电极的相反侧上的位置中的所述第一突出单元中，其中，所述第一栅电极和所述第二栅电极由具有所述第二导电类型的多晶硅形成，其中，将第一金属膜设置在所述第一绝缘膜和所述第一栅电极之间，并且将第二金属膜设置在所述第二绝缘膜和所述第二栅电极之间，以及其中，所述第一金属膜的第一功函数与所述第二金属膜的第二功函数彼此不同。...

【技术特征摘要】
2016.08.31 JP 2016-1688231.一种具有存储单元的半导体器件，在第一导电类型的半导体衬底的第一区域中，所述半导体器件包括：多个第一突出单元，所述多个第一突出单元是所述半导体衬底的一部分，并且在沿所述半导体衬底的主表面的第一方向上延伸；第一栅电极，所述第一栅电极通过第一绝缘膜来被形成在所述第一突出单元的上表面和侧壁上方，并且在与沿所述半导体衬底的所述主表面的所述第一方向相垂直的第二方向上延伸；第二栅电极，所述第二栅电极被形成为相邻于所述第一栅电极的一个侧表面，并且在所述第二方向上延伸；第二绝缘膜，所述第二绝缘膜被形成在所述第一栅电极和所述第二栅电极之间以及在所述第一突出单元和所述第二栅电极之间，并且包括电荷积累膜；以及第一源极/漏极区，所述第一源极/漏极区具有不同于所述第一导电类型的第二导电类型，并且被形成在所述第一栅电极的所述第一方向的一侧上以及所述第二栅电极的相反侧上的位置中的所述第一突出单元中，以及被形成在所述第二栅电极的所述第一方向的一侧上以及所述第一栅电极的相反侧上的位置中的所述第一突出单元中，其中，所述第一栅电极和所述第二栅电极由具有所述第二导电类型的多晶硅形成，其中，将第一金属膜设置在所述第一绝缘膜和所述第一栅电极之间，并且将第二金属膜设置在所述第二绝缘膜和所述第二栅电极之间，以及其中，所述第一金属膜的第一功函数与所述第二金属膜的第二功函数彼此不同。2.根据权利要求1所述的半导体器件，其中，所述第一导电类型是p型，并且所述第二导电类型是n型，以及其中，所述第一功函数大于所述第二功函数。3.根据权利要求2所述的半导体器件，其中，所述第一金属膜和所述第二金属膜由氮化钛形成，以及其中，所述第一金属膜的厚度厚于所述第二金属膜的厚度。4.根据权利要求3所述的半导体器件，其中，所述第一金属膜的所述厚度等于或大于5nm并且等于或小于50nm。5.根据权利要求2所述的半导体器件，其中，所述第一金属膜由钼、钌、钛、铑、铱或铂形成，并且所述第二金属膜由铬、锡、锌、钒、铌、铝、银、镉、铟、锆、钽、铪或镧形成。6.根据权利要求1所述的半导体器件，其中，所述第一导电类型是n型，并且所述第二导电类型是p型，以及其中，所述第一功函数低于所述第二功函数。7.根据权利要求6所述的半导体器件，其中，所述第一金属膜和所述第二金属膜由氮化钛形成，以及其中，所述第一金属膜的厚度薄于所述第二金属膜的厚度。8.根据权利要求7所述的半导体器件，其中，所述第一金属膜的所述厚度等于或大于1nm并且等于或小于5nm。9.根据权利要求6所述的半导体器件，其中，所述第一金属膜由铬、锡、锌、钒、铌、铝、银、镉、铟、锆、钽、铪或镧形成，并且所述第二金属膜由钼、钌、钛、铑、铱或铂形成。10.根据权利要求1所述的半导体器件，所述半导体器件具有晶体管，在不同于所述半导体衬底的所述第一区域的第二区域中，所述晶体管包括：多个第二突出单元，所述多个第二突出单元是所述半导体衬底的一部分，并且在沿所述半导体衬底的所述主表面的第三方向上延伸；第三栅电极，所述第三栅电极通过第三绝缘膜来被形成在所述第二突出单元的上表面和侧壁上方，并且在与沿所述半导体衬底的所述主表面的所述第三方向相垂直的第四方向上延伸；以及第二源极/漏极区，所述第二源极/漏极区被形成在所述第三栅电极的所述第三方向的两侧上的位置中的所述第二突出单元中，其中，所述第三绝缘膜是介电常数高于SiO2的介电常数的绝缘膜，以及其中，所述第三栅电极包括金属。11.一种制造半导体器件的方法，包括下述步骤：(a)准备第一导电类型的半导体衬底，所述半导体衬底在其主表面中具...

【专利技术属性】
技术研发人员：川岛祥之，井上真雄，吉富敦司，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP