具有L形栅极的分栅半导体器件制造技术

公开了一种具有衬底、衬底上的介电层、第一栅极导体、栅极间介电结构和第二栅极导体的半导体器件。栅极介电结构布置在第一栅极导体和介电层之间，并且可包括两个或更多个以交替方式布置的介电薄膜。栅极间介电结构可设置在第一栅极导体和第二栅极导体之间，并且可包括两个或更多个以交替方式布置的介电薄膜。第二栅极导体形成为L形，使得第二栅极具有相对低的纵横比，其允许减小相邻栅极之间的间隔，同时保持栅极与可后续形成的触点之间的需要的电气隔离。

【技术实现步骤摘要】
【国外来华专利技术】具有L形栅极的分栅半导体器件本申请是于2014年8月4日提交的美国专利申请第14/450,727号的国际申请，其全部内容通过引用整体并入本文。
本公开大体上涉及改进的半导体存储器件和制造这种器件的方法。相关技术存储器件的存储容量取决于包括在存储器件中的存储单元的数量，而存储器件的物理尺寸取决于存储单元彼此的接近程度。通常期望增加存储器件的存储容量同时保持存储器件的物理尺寸不变，或者减小存储器件的物理尺寸同时保持存储器件的存储容量不变。这两种情况中的任一个可通过最小化存储器阵列中相邻的存储单元之间的间隔，而同时为电触点提供足够的间隔并保持相邻的存储单元与电触点之间的需要的电气隔离来实现。然而，相邻存储单元之间的间隔由存储单元的栅极的纵横比限制。相邻栅极的纵横比越低，栅极可彼此越接近。需要的是半导体器件和用于制造它们的方法，导致存储单元具有相对低的纵横比的栅极，使得可最小化相邻单元之间的间隔，同时保持栅极与触点之间的需要的电气隔离。概述根据各种实施方式，描述了一种制造集成电路器件的方法及其产生的结构。根据示例方法，在衬底上形成介电层并且在介电层上形成栅极堆叠。栅极堆叠可包括第一栅极导体以及在第一栅极导体和介电层之间的栅极介电结构。栅极介电结构可包括两个或更多个以交替方式布置的介电薄膜。栅极间介电结构可在栅极堆叠的侧壁处形成，其中栅极间介电结构可包括两个或更多个以交替方式布置的介电薄膜。可邻近栅极间介电结构并在介电层上形成L形第二栅极导体。还描述了一种半导体器件。半导体器件可包括衬底、衬底上的介电层、第一栅极导体、栅极间介电结构和第二栅极导体。栅极介电结构可设置在第一栅极导体和介电层之间，并且可包括两个或更多个以交替方式布置的介电薄膜。栅极间介电结构可设置在第一栅极导体和第二栅极导体之间，并且可包括两个或更多个以交替方式布置的介电薄膜。第二栅极导体可形成为L形，使得第二栅极具有上述相对低的纵横比，其允许减小相邻栅极之间的间隔，同时保持栅极与可后续形成的触点之间的需要的电气隔离。本专利技术的另外的特征和优点以及本专利技术的各种实施方式的结构和操作在下文参照附图详细地描述。应注意，本专利技术不局限于本文描述的特定的实施方式。本文提出的这些实施方式仅用于例证目的。基于本文中包含的教导，另外的实施方式对于相关领域的技术人员将变得明显。附图简述现在将参考所附示意图仅以示例的方式描述本专利技术的实施方式，其中相应的参考符号指示相应的部分。此外，此处被并入本文且形成说明书的一部分的附图示出了本专利技术的实施方式，并连同描述一起进一步地用来解释本专利技术的原理，并使得相关领域的技术人员能够开发并使用本专利技术。图1描绘根据各种实施方式的分栅存储单元的横截面。图2示出根据各种实施方式的存储器阵列中的多个常规分栅存储单元。图3-9示出根据各种实施方式的半导体器件在其制造期间在不同的时刻处的横截面。图10示出根据各种实施方式的存储器阵列中的多个分栅存储单元。图11是根据各种实施方式描绘了一种制造半导体器件的方法的流程图。本专利技术的实施方式的特征和优点从下文结合附图所阐述的详细描述中将变得更明显。在附图中，相同的参考数字一般指示相同的、功能类似的、和/或结构类似的元件。详细描述该说明书公开了包含本专利技术的特征的一个或多个实施方式。所公开的实施方式仅仅举例证明本专利技术。本专利技术的范围不限制于所公开的实施方式。本专利技术由本文所附的权利要求限定。所描述的实施方式和说明书中对“一个实施方式”、“实施方式”、“示例实施方式”等的引用指示所描述的实施方式可包括特定特征、结构或特性，但可能不是每个实施方式都必须包括特定特征、结构或特性。而且，这些短语并不一定指的是同一个实施方式。此外，当特定特征、结构或特性与实施方式相联系进行描述时，应理解，不管有没有明确描述，与其他实施方式相联系而实现这些特征、结构或特性将落入本领域的技术人员的常识内。根据某些实施方式，在蚀刻材料时，在蚀刻工艺完成后，材料的至少一部分仍然保持在后面。与之相反，当去除材料时，所有或基本上所有的材料都在去除过程中被去除。在本文所包含的教导中，提及了在其上制造器件的衬底的各个区域。应该明白，这些区域可能存在于衬底上的任何地方，此外该区域可能不是相互排斥的。也就是说，在一些实施方式中，一个或多个区域的部分可重叠。应当理解，任何数量的区域可存在于衬底上并且可指定具有某些类型的器件或材料的区域。通常，区域用于方便地描述衬底的包括类似器件的区域，并且不应限制所描述的实施方式的范围或精神。在实施方式中，术语“形成(forming)”、“形成(form)”、“沉积”或“设置”是指将一层材料施加到衬底或另一层材料的动作。这些术语意在描述任何可能的层形成技术，包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。根据各种实施方式，例如，可以根据任何适当的公知方法进行沉积。例如，沉积可以包括生长、涂覆、或将材料转移到衬底上的任何工艺。除其他之外，一些公知的技术包括物理气相沉积(PVD)、化学气相沉积(CVD)、电化学沉积(ECD)、分子束外延(MBE)、原子层沉积(ALD)、和等离子体增强CVD(PECVD)。在实施方式中，术语“衬底”是指硅。然而，衬底也可以是大量的半导体材料中的任何一种，例如锗、砷化镓、磷化铟等。在其他实施方式中，衬底可以是不导电的，例如玻璃或蓝宝石晶片。在实施方式中，“掩膜”可以包括允许选择性地去除(或蚀刻)材料的未形成掩膜的部分的任何适当的材料。根据一些实施方式，掩模结构可以包括光刻胶，诸如聚甲基丙烯酸甲酯(PMMA)、聚甲基戊二酰亚胺(PMGI)、苯酚甲醛树脂、适合的环氧树脂，等。在更详细地描述这样的实施方式之前，提供其中可以实现本实施方式的示例存储单元和环境是有益的。图1示出了分栅非易失性存储单元100。存储单元100形成在诸如硅的衬底102上。衬底102通常是p型或p型阱，而第一掺杂源极/漏极区104和第二掺杂源极/漏极区106是n型。然而，还有可能的是，基底102是n型，而区域104和106是p型。存储单元100包括两个栅极，选择栅极108，其形成为与存储栅极110相邻。每个栅极可包括栅极导体，诸如由众所周知的例如沉积和蚀刻技术形成的掺杂多晶硅(“poly”)层，以限定栅极结构。选择栅极108设置在介电层112上。存储栅极110设置在具有一个或多个介电层的电介质114上。在一个示例中，电介质114包括夹在两个二氧化硅层之间的电荷捕获氮化硅层，以产生共同且通常被称为“氧化物/氮化物/氧化物”或“ONO”的三层堆叠。其它电介质可以包括富硅氮化物膜，或者包括但不限于以各种化学计量的硅、氧和氮的任何膜。栅极间电介质116设置在选择栅极108和存储栅极110之间，用于两个栅极之间的电气隔离。在一些示例中，栅极间电介质116和电介质114是相同的电介质，而其它示例在另一个之前形成一个电介质(例如，它们可具有不同的介电性质)。因此，栅极间电介质116不需要包括与电介质114相同的膜结构。区域104和106通过使用例如离子注入技术注入掺杂剂来产生。区域104和106根据施加到每个晶体管的电位而形成分栅晶体管的源极或漏极。在分栅晶体管中，为了方便起见，区域104通常称为漏极，而区域106通常本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括：在衬底上形成介电层；形成具有第一栅极导体和在所述第一栅极导体与所述介电层之间的栅极介电结构的栅极堆叠；在所述栅极堆叠的侧壁处形成栅极间介电结构；以及形成与所述栅极间介电结构相邻且在所述介电层上的L形第二栅极导体。

【技术特征摘要】
【国外来华专利技术】2014.08.04 US 14/450,7271.一种制造半导体器件的方法，包括：在衬底上形成介电层；形成具有第一栅极导体和在所述第一栅极导体与所述介电层之间的栅极介电结构的栅极堆叠；在所述栅极堆叠的侧壁处形成栅极间介电结构；以及形成与所述栅极间介电结构相邻且在所述介电层上的L形第二栅极导体。2.根据权利要求1所述的方法，其中，形成所述L形第二栅极导体包括：在所述栅极堆叠和所述栅极间介电结构上形成多晶硅(“poly”)层；在所述多晶硅层上形成氧化物层；选择性地蚀刻所述氧化物层以在所述多晶硅层的与所述栅极间介电结构相邻的部分上形成氧化物间隔区；以及使用所述氧化物间隔区作为掩膜来蚀刻所述多晶硅层。3.根据权利要求2所述的方法，还包括去除所述氧化物间隔区。4.根据权利要求1所述的方法，其中，形成所述栅极介电结构包括形成氮化物和氧化物介电膜的两个或更多个交替层。5.根据权利要求1所述的方法，其中，形成所述介电层包括形成氧化物层。6.根据权利要求1所述的方法，其中，形成所述栅极间介...

【专利技术属性】
技术研发人员：斯科特·贝尔，C·陈，薛磊，S·房，安吉拉·惠，
申请(专利权)人：赛普拉斯半导体公司，
类型：发明
国别省市：美国,US