一种基于阈值电压基准的PUF电路制造技术

本发明专利技术公开了一种基于阈值电压基准的PUF电路，包括阈值电压基准阵列、行译码器、列译码器和数字比较器，PUF电路的输入端分别与行译码器的输入端和列译码器的输入端相连，行译码器的输出端通过阈值电压基准阵列与列译码器相连，列译码器的输出端与数字比较器的输入端相连；阈值电压基准阵列包括至少两个相同的单个电压基准电路，单个电压基准电路包括零阈值NMOS管、第一高阈值PMOS管和第二高阈值PMOS管；数字比较器包括第一PMOS管、第一NMOS管、第二NMOS管、采样电容、与门和双向计数器，双向计数器的输出端作为PUF电路的输出端。本发明专利技术的PUF电路，不仅在唯一性和可靠性方面都具有很强的竞争力，而且功耗低。

A PUF circuit based on threshold voltage reference

The invention discloses a PUF circuit based on threshold voltage reference, including threshold voltage reference array, a row decoder, a column decoder and digital comparator, PUF input circuit and a row decoder input and column decoder is connected with the input end of the output end of the decoder, the threshold voltage reference array is connected with the column decoder through. The column decoder output and digital comparator is connected with the input end; threshold voltage reference array includes at least two identical single voltage reference circuit, a voltage reference circuit including zero threshold NMOS tube, PMOS tube and the first high threshold second high threshold PMOS; digital comparator includes a first PMOS pipe, NMOS pipe, NMOS pipe second first and the sampling capacitor, and gate and bidirectional counter output bidirectional counter terminal as an output end of the circuit PUF. The PUF circuit of the invention not only has strong competitiveness in both uniqueness and reliability, but also has low power consumption.

【技术实现步骤摘要】
一种基于阈值电压基准的PUF电路
本专利技术涉及一种用于防伪、认证、密钥管理的电路，特别是涉及一种基于阈值电压基准的PUF电路，属于集成电路

技术介绍
物联网(IoT)市场的蓬勃发展，人们迫切希望通过有限的芯片资源来确保设备安全和信息隐私。作为一个轻量级的安全的原始密钥管理和设备标识/认证，物理不可克隆性质函数(PUF)做出了伟大的承诺。在芯片制造过程中，它从不可控制和不可预测的过程变化中提取到可靠和独特的激励-响应对(CRPs)。与传统的在非易失性存储器中存储私钥的密钥管理方法相比，PUF加密组件将秘密信息嵌入其自身的物理结构中。因此，它能抵抗广泛的侵袭性或半侵袭性的攻击。尽管PUF具有安全优势，但考虑在开放环境中，可靠性和低功耗仍然是物联网应用的关键因素。许多最先进的基于PUFs的硅基已经被应用于面对这些挑战。Mathew等(S.Mathewetal.，―A0.19pJ/bPVT-variation-toleranthybridphysicallyunclonablefunctioncircuitfor100％stablesecurekeygenerationin22nmCMOS，”inProc.2014IEEEInt.Solid-StateCircuitsConf.(ISSCC)，SanFrancisco，CA，Feb.2014，pp.278–279.)提出了两个PUFs：1)一个混合延迟/交叉耦合的PUF电路；2)交叉耦合反相器老化硬化技术来加强两者之间的不匹配。时间多数投票(TMV)和软暗位掩蔽技术也被应用于进一步提高对大功率能源消耗和芯片面积的鲁棒性。在A.Alvarez,W.Zhao，andM.Alioto，―15fJ/bstaticphysicallyunclonablefunctionsforsecurechipidentificationwith<2％nativebitinstabilityand140xinter/intrapufhammingdistanceseparationin65nm，”inProc.2015IEEEInt.Solid-StateCircuitsConf.(ISSCC)，SanFrancisco，CA，Feb.2015，pp.1–3中，提出的基于补充电流-镜像的单稳态PUF在应对操作条件和环境噪声变化能力方面显示出了更先进的鲁棒性。然而，其缺点是在当前镜像阵列中，大的静态电源限制了它在功率约束设计中的应用。与绝对温度成比例(PTAT)的PUF也被利用成了一个超紧凑的布局(J.LiandM.Seok，―Ultra-compactandrobustphysicallyunclon-ablefunctionbasedonvoltage-compensatedproportional-to-absolute-temperaturevoltagegenerators，”IEEEJournalofSolid-StateCircuits,vol.51，no.9，pp.2192–2202，Sept.2016)，但它对温度变化敏感。在温度范围从0到80℃时，本机比特误码率(BER)为3.5％。在双边缘注入环状振子的振荡崩溃可用于生成PUF(K.Yang，Q.Dong，D.Blaauw，andD.Sylvester，―AphysicallyunclonablefunctionwithBER<10-8forrobustchipauthenticationusingoscillatorcollapsein40nmCMOS，”inProc.2015IEEEInternationalSolidStateCircuitsConference，SanFrancisco，CA，Feb.2015，pp.1–3)，延迟差在两个振荡回路之间累积，并将输出的最终稳定电压作为一个响应比特；然而，为了达到100％的可靠性，必须识别和丢弃超过30％的不稳定的CRPs。
技术实现思路
本专利技术的主要目的在于，克服现有技术中的不足，提供一种新型的基于阈值电压基准的PUF电路，不仅在唯一性和可靠性方面都具有很强的竞争力，而且功耗低，特别适用于物联网应用领域。为了达到上述目的，本专利技术所采用的技术方案是：一种基于阈值电压基准的PUF电路，包括阈值电压基准阵列、行译码器、列译码器和数字比较器，所述PUF电路的输入端分别与行译码器的输入端和列译码器的输入端相连，所述行译码器的输出端通过阈值电压基准阵列与列译码器相连，所述列译码器的输出端与数字比较器的输入端相连；所述阈值电压基准阵列包括至少两个相同的单个电压基准电路，所述单个电压基准电路包括零阈值NMOS管、第一高阈值PMOS管和第二高阈值PMOS管；所述零阈值NMOS管的漏极接供电电源的正极，零阈值NMOS管的源极与第一高阈值PMOS管的源极相连，零阈值NMOS管的源极作为单个电压基准电路的输出端与列译码器相连，零阈值NMOS管的栅极与第一高阈值PMOS管的栅极相连，第一高阈值PMOS管的漏极分别与第一高阈值PMOS管的栅极和第二高阈值PMOS管的源极相连，第二高阈值PMOS管的栅极与第二高阈值PMOS管的漏极相连并接地；所述数字比较器包括第一PMOS管、第一NMOS管、第二NMOS管、采样电容、与门和双向计数器，所述双向计数器的输出端作为PUF电路的输出端；第一PMOS管的源极接供电电源的正极，第一PMOS管的漏极与第一NMOS管的漏极相连，第一PMOS管的栅极分别与第一NMOS管的栅极和与门的一输入端相连，第一NMOS管的源极分别与第二NMOS管的漏极和与门的另一输入端相连，与门的另一输入端通过采样电容接地，第二NMOS管的源极接地，第二NMOS管的栅极与列译码器的输出端，与门的输出端与双向计数器的使能端相连。本专利技术进一步设置为：所述零阈值NMOS管的源极通过开关与列译码器相连。本专利技术进一步设置为：所述阈值电压基准阵列为16×16电压基准阵列，16×16电压基准阵列包括16×16个相同的单个电压基准电路。本专利技术进一步设置为：所述行译码器和列译码器均为4-16多路选择器。本专利技术进一步设置为：所述PUF电路的输入端输入的激励信号为8位，其中4位激励信号输入行译码器，剩余4位激励信号输入列译码器。本专利技术进一步设置为：所述双向计数器具有均用于外接的时钟信号端、复位端和计数方向控制端。本专利技术进一步设置为：所述双向计数器的输出端包括计数位和符号位。与现有技术相比，本专利技术具有的有益效果是：通过阈值电压基准阵列、行译码器、列译码器和数字比较器的设置，其中阈值电压基准阵列采用多个相同的单个电压基准电路构成，该单个电压基准电路为亚阈值电压基准电路，具体包括零阈值NMOS管、第一高阈值PMOS管和第二高阈值PMOS管，不仅没有电阻故而面积小，而且功耗低，不会受到电源电压以及周围温度的影响，使得PUF电路通过比较一对电压基准电路的输出电压来产生PUF的响应，故整体具有很高的稳定性和低功耗特点；其中数字比较器包括第一PMOS管、第一NMOS管、第二NMOS管、采样电容、与门和双向计数器，通过将电压信号进行数字化，识别不稳定的响应比特，不仅能区分哪本文档来自技高网...

【技术保护点】
一种基于阈值电压基准的PUF电路，其特征在于：包括阈值电压基准阵列、行译码器、列译码器和数字比较器，所述PUF电路的输入端分别与行译码器的输入端和列译码器的输入端相连，所述行译码器的输出端通过阈值电压基准阵列与列译码器相连，所述列译码器的输出端与数字比较器的输入端相连；所述阈值电压基准阵列包括至少两个相同的单个电压基准电路，所述单个电压基准电路包括零阈值NMOS管、第一高阈值PMOS管和第二高阈值PMOS管；所述零阈值NMOS管的漏极接供电电源的正极，零阈值NMOS管的源极与第一高阈值PMOS管的源极相连，零阈值NMOS管的源极作为单个电压基准电路的输出端与列译码器相连，零阈值NMOS管的栅极与第一高阈值PMOS管的栅极相连，第一高阈值PMOS管的漏极分别与第一高阈值PMOS管的栅极和第二高阈值PMOS管的源极相连，第二高阈值PMOS管的栅极与第二高阈值PMOS管的漏极相连并接地；所述数字比较器包括第一PMOS管、第一NMOS管、第二NMOS管、采样电容、与门和双向计数器，所述双向计数器的输出端作为PUF电路的输出端；第一PMOS管的源极接供电电源的正极，第一PMOS管的漏极与第一NMOS管的漏极相连，第一PMOS管的栅极分别与第一NMOS管的栅极和与门的一输入端相连，第一NMOS管的源极分别与第二NMOS管的漏极和与门的另一输入端相连，与门的另一输入端通过采样电容接地，第二NMOS管的源极接地，第二NMOS管的栅极与列译码器的输出端，与门的输出端与双向计数器的使能端相连。...

【技术特征摘要】
1.一种基于阈值电压基准的PUF电路，其特征在于：包括阈值电压基准阵列、行译码器、列译码器和数字比较器，所述PUF电路的输入端分别与行译码器的输入端和列译码器的输入端相连，所述行译码器的输出端通过阈值电压基准阵列与列译码器相连，所述列译码器的输出端与数字比较器的输入端相连；所述阈值电压基准阵列包括至少两个相同的单个电压基准电路，所述单个电压基准电路包括零阈值NMOS管、第一高阈值PMOS管和第二高阈值PMOS管；所述零阈值NMOS管的漏极接供电电源的正极，零阈值NMOS管的源极与第一高阈值PMOS管的源极相连，零阈值NMOS管的源极作为单个电压基准电路的输出端与列译码器相连，零阈值NMOS管的栅极与第一高阈值PMOS管的栅极相连，第一高阈值PMOS管的漏极分别与第一高阈值PMOS管的栅极和第二高阈值PMOS管的源极相连，第二高阈值PMOS管的栅极与第二高阈值PMOS管的漏极相连并接地；所述数字比较器包括第一PMOS管、第一NMOS管、第二NMOS管、采样电容、与门和双向计数器，所述双向计数器的输出端作为PUF电路的输出端；第一PMOS管的源极接供电电源的正极，第一PMOS管的漏极与第一NMOS管的漏极相连，第一PMOS管的栅极分别与第一NMOS管的栅...

【专利技术属性】
技术研发人员：曹元，韩庆邦，钱欢，
申请(专利权)人：河海大学常州校区，
类型：发明
国别省市：江苏,32