非易失性存储器设备和包括其的存储设备制造技术

一种非易失性存储器设备，包括存储器单元阵列、行解码器电路、页缓冲器电路和控制逻辑电路。所述控制逻辑电路控制所述行解码器电路和所述页缓冲器电路执行：(1)预编程，即，顺序地选择多个存储器块并且增大所选存储器块的串选择晶体管或接地选择晶体管的阈值电压，以及(2)在完成所述预编程之后，主编程，即，顺序地选择所述多个存储器块、对所选存储器块的串选择晶体管或接地选择晶体管编程并且通过使用验证电压执行验证。

Nonvolatile memory devices and their storage devices

A nonvolatile memory device, including a memory unit array, a row decoder circuit, a page buffer circuit, and a control logic circuit. The control logic circuit controls the row decoder circuit and the page buffer circuit implementation: (1) pre programmed, i.e., sequentially selecting a plurality of memory blocks and increases the selected memory block string selection transistor or ground selection transistor threshold voltage, and (2) after the completion of the pre the main programming programming, that is, in order to choose the plurality of memory blocks, the selected memory block string selection transistor or ground selection transistor and programming through the use of voltage to perform validation verification.

【技术实现步骤摘要】
非易失性存储器设备和包括其的存储设备对相关申请的交叉引用本申请根据35U.S.C.§119要求于2016年8月10日向韩国知识产权局提交的韩国专利申请No.10-2016-0101997的优先权，谨此通过引用将其全部内容并入。
本公开的实施例涉及半导体电路，并且更具体地，涉及非易失性存储器设备和包括该非易失性存储器设备的存储设备。
技术介绍
存储设备指代在主机设备的控制下存储数据的设备，诸如计算机、智能电话和智能平板。存储设备包括在磁盘上存储数据的设备(诸如，硬盘驱动器(HDD))、或者在半导体存储器上存储数据的设备(特别地，非易失性存储器，诸如固态驱动器(SSD)或存储卡)。非易失性存储器包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除和可编程ROM(EEPROM)、快闪存储器设备、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)，等等。随着半导体制造技术的发展，存储设备的集成度及其容量不断提高。存储设备的高度集成使得降低制造存储设备所需的成本成为可能。然而，存储设备的高度集成导致存储设备按比例缩减和结构改变，并且因此出现各种新的问题。由于这些问题导致存储设备中存储的数据损坏，因此可能降低了存储设备的可靠性。存在对能够提高存储设备可靠性的方法和设备的需求。
技术实现思路
本公开的实施例提供了一种具有提升的可靠性的非易失性存储器设备以及包括该非易失性存储器设备的存储设备。根据本公开的一方面，非易失性存储器设备包括存储器单元阵列、行解码器电路、页缓冲器电路和控制逻辑电路。存储器单元阵列包括多个存储器块(memoryblock)，每个存储器块包括多个单元串，每个单元串具有接地选择晶体管、多个存储器单元和串选择晶体管。行解码器电路通过接地选择线、字线和串选择线连接到每个存储器块的接地选择晶体管、存储器单元和串选择晶体管。页缓冲器电路通过多个位线连接到每个存储器块的单元串的串选择晶体管。控制逻辑电路控制所述行解码器电路和所述页缓冲器电路执行预编程并且在完成所述预编程之后执行主编程，所述预编程，即顺序地选择所述多个存储器块并且增大所选存储器块的所述串选择晶体管或所述接地选择晶体管的阈值电压，所述主编程，即顺序地选择所述多个存储器块、对所选存储器块的所述串选择晶体管或所述接地选择晶体管编程并且通过使用验证电压执行验证。根据本公开的另一方面，存储设备包括非易失性存储器设备和控制所述非易失性存储器设备的控制器。所述非易失性存储器设备包括存储器单元阵列、行解码器电路、页缓冲器电路和控制逻辑电路。存储器单元阵列包括多个存储器块(memoryblock)，每个存储器块包括多个单元串，每个单元串具有接地选择晶体管、多个存储器单元和串选择晶体管。行解码器电路通过接地选择线、字线和串选择线连接到每个存储器块的接地选择晶体管、存储器单元和串选择晶体管。页缓冲器电路通过多个位线连接到每个存储器块的单元串的串选择晶体管。控制逻辑电路控制所述行解码器电路和所述页缓冲器电路执行预编程并且在完成所述预编程之后执行主编程，所述预编程，即顺序地选择所述多个存储器块并且增大所选存储器块的所述串选择晶体管或所述接地选择晶体管的阈值电压，所述主编程，即顺序地选择所述多个存储器块、对所选存储器块的所述串选择晶体管或所述接地选择晶体管编程并且通过使用验证电压执行验证。根据本公开的另一方面，非易失性存储器设备包括具有多个单元串的存储器单元阵列，所述单元串中的每个具有选择晶体管和多个存储器单元，所述选择晶体管选择用于编程、读或擦除操作的所述单元串，所述存储器单元存储数据用于以后检索(retrieval)。行解码器电路通过单独的选择线寻址每个所述单元串的所述选择晶体管，并且对于每个所述单元串，通过单独的字线寻址所述单元串的每个所述存储器单元。每个所述字线在每个所述单元串内寻址单个存储器单元。页缓冲器电路通过位线寻址每个所述单元串。控制逻辑电路控制所述行解码器电路和所述页缓冲器电路，在对由所述位线寻址的所述选择晶体管的任一个运行编程验证操作之前，执行预编程操作，即增大由所述位线寻址的每个选择晶体管的阈值电压。附图说明从参照以下附图的以下描述中，以上和其它对象和特征将变得明显，其中，贯穿各图，相同的附图标记指代相同的部分，除非另外说明，并且附图中：图1是示出了根据本公开的实施例的非易失性存储器设备的框图；图2示出了根据本公开的实施例的存储器块的示例；图3示出了在对连接到位线的存储块的串选择晶体管进行编程时产生的问题(issue)；图4是示出了根据本公开的实施例的非易失性存储器设备的操作方法的流程图；图5是示出了根据本公开的实施例的预编程的示例的流程图；图6示出了根据本公开的实施例的预编程的另一示例；图7示出了根据本公开的另一实施例的预编程的示例；图8示出了根据本公开的另一实施例的预编程的示例；图9示出了根据本公开的另一实施例的预编程的示例；图10示出了用于对选择晶体管进行编程的选项的选项表以及组合了选项的方案表；图11是示出了根据本公开的实施例的存储设备的框图；图12是示出了根据本公开的实施例的存储设备调整选择晶体管的程序选项的示例的流程图；以及图13是示出了根据本公开的实施例的存储设备确定是否执行选择晶体管的程序选项的示例的流程图。具体实施方式以下，将参照附图清楚和详细地描述本公开的实施例，使得本领域普通技术人员可以实现本专利技术的实施例。图1是示出了根据本公开的实施例的非易失性存储器设备110的框图。参照图1，非易失性存储器设备110包括存储器单元阵列111、行解码器电路112、页缓冲器电路113、数据输入/输出电路114、通过-失败(pass-fail)检查电路(PFC)115和控制逻辑电路116。存储器单元阵列111包括多个存储器块BLK1至BLKz。存储器块BLK1至BLKz中的每一个包括多个存储器单元。存储器块BLK1至BLKz中的每一个可以通过至少一个接地选择线GSL、多个字线WL和至少一个串选择线SSL连接到行解码器电路112。存储器块BLK1至BLKz中的每一个可以通过多个位线BL连接到页缓冲器电路113。存储器块BLK1至BLKz可以共同连接到位线BL。存储器块BLK1至BLKz的存储器单元可以具有相同的结构。在实施例中，存储器块BLK1至BLKz中的每一个可以对应于擦除操作的单位。可以针对每个存储器块擦除存储器单元阵列111的存储器单元。属于存储器块的存储器单元可以同时被擦除。作为另一示例，存储器块BLK1至BLKz中的每一个可以被划分为多个子块。每个子块可以对应于擦除操作的单位。行解码器电路112可以通过多个接地选择线GSL、多个字线WL和多个串选择线SSL连接到存储器单元阵列111。由控制逻辑电路116控制行解码器电路112。行解码器电路112可以解码通过输入/输出通道从控制器120接收的地址(参照图12)，并且可以基于所解码的地址来控制对串选择线SSL、字线WL和接地选择线GSL的电压的施加。例如，在编程操作期间，行解码器电路112可以将编程电压(programvoltage)施加到由地址选择的存储器块的被选择的字线，并且可以将通过电压(pa本文档来自技高网...

【技术保护点】
一种非易失性存储器设备，包括：存储器单元阵列，所述存储器单元阵列包括多个存储器块，每个存储器块包括多个单元串，每个单元串包括接地选择晶体管、多个存储器单元和串选择晶体管；行解码器电路，通过接地选择线、字线和串选择线连接到每个存储器块的接地选择晶体管、存储器单元和串选择晶体管；页缓冲器电路，通过多个位线连接到每个存储器块的所述单元串的所述串选择晶体管；以及控制逻辑电路，被配置为控制所述行解码器电路和所述页缓冲器电路执行预编程并且在完成所述预编程之后执行主编程，所述预编程，即顺序地选择所述多个存储器块并且增大所选存储器块的所述串选择晶体管或所述接地选择晶体管的阈值电压，所述主编程，即顺序地选择所述多个存储器块、对所选存储器块的所述串选择晶体管或所述接地选择晶体管编程并且通过使用第一验证电压执行验证。

【技术特征摘要】
2016.08.10 KR 10-2016-01019971.一种非易失性存储器设备，包括：存储器单元阵列，所述存储器单元阵列包括多个存储器块，每个存储器块包括多个单元串，每个单元串包括接地选择晶体管、多个存储器单元和串选择晶体管；行解码器电路，通过接地选择线、字线和串选择线连接到每个存储器块的接地选择晶体管、存储器单元和串选择晶体管；页缓冲器电路，通过多个位线连接到每个存储器块的所述单元串的所述串选择晶体管；以及控制逻辑电路，被配置为控制所述行解码器电路和所述页缓冲器电路执行预编程并且在完成所述预编程之后执行主编程，所述预编程，即顺序地选择所述多个存储器块并且增大所选存储器块的所述串选择晶体管或所述接地选择晶体管的阈值电压，所述主编程，即顺序地选择所述多个存储器块、对所选存储器块的所述串选择晶体管或所述接地选择晶体管编程并且通过使用第一验证电压执行验证。2.如权利要求1所述的非易失性存储器设备，其中，在所述主编程期间，在所选存储器块中对两个或更多个串选择晶体管或者两个或更多个接地选择晶体管同时编程。3.如权利要求1所述的非易失性存储器设备，其中，在所述预编程期间，对所选存储器块的所述串选择晶体管或所述接地选择晶体管同时编程而无需使用验证电压进行验证。4.如权利要求1所述的非易失性存储器设备，其中，在所述预编程期间，对所选存储器块的所述串选择晶体管或所述接地选择晶体管重复编程特定次数。5.如权利要求1所述的非易失性存储器设备，其中，在所述预编程期间，所选存储器块的所述串选择晶体管或所述接地选择晶体管被编程并且随后通过使用第二验证电压被验证。6.如权利要求5所述的非易失性存储器设备，其中：如果使用所述第二验证电压的验证结果指示通过，则所述预编程结束，以及即使使用所述第二验证电压的验证结果指示失败，但如果对所选存储器块的所述串选择晶体管或所述接地选择晶体管重复编程特定次数，则所述预编程结束。7.如权利要求1所述的非易失性存储器设备，其中：在逐步增大编程电压的同时，所述预编程和所述主编程对所选存储器块的所述串选择晶体管或所述接地选择晶体管重复地编程，所述预编程的编程开始电压低于所述主编程的编程开始电压，以及所述预编程的编程电压的增量大于所述主编程的编程电压的增量。8.如权利要求7所述的非易失性存储器设备，其中：在所述预编程和所述主编程期间，所选存储器块的所述串选择晶体管或所述接地选择晶体管被编程并且随后被验证，以及所述预编程的验证电压低于所述主编程的验证电压。9.如权利要求1所述的非易失性存储器设备，其中：所述预编程包括第一预编程和第二预编程，所述第一预编程在无需验证的情况下或在通过使用第二验证电压执行验证的同时对所选存储器块的所述串选择晶体管或所述接地选择晶体管编程，以及在完成对所述多个存储器块的所述第一预编程之后，所述第二预编程在无需验证的情况下或在通过使用第三验证电压执行验证的同时对所选存储器块的所述串选择晶体管或所述接地选择晶体管编程。10.如权利要求9所述的非易失性存储器设备，其中：在逐步增大编程电压的同时，所述第一预编程和所述第二预编程对所选存储器块的所述串选择晶体管或所述接地选择晶体管重复地编程，所述第一预编程的编程开始电压低于所述第二预编程的编程开始电压，所述第一预编程的编程电压的增量大于所述第二预编程的编程电压的增量，以及所述第二验证电压低于所述第三验证电压。11.如权利要求1所述的非易失性存储器设备，其中，在完成对所述多个存储器块的所述串选择晶体管和所述接地选择晶体管的所述预编程之后，所述控制逻辑电路控制所述行解码器电路和所述页缓冲器电路对所述多个存储器块的串选择晶体管和接地选择晶体管执行所述主编程。12.如权利要求1所述的非易失性存储器设备，其中，在完成对所述多个存储器块的串选择晶体管的所述预编程和所述主编程之后，所述控制逻辑电路控制所述行解码器电路和所述...

【专利技术属性】
技术研发人员：南尚完，朴商仁，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR