隔离沟槽薄膜填充结构、半导体存储器件及制备方法技术

本发明专利技术提供一种隔离沟槽薄膜填充结构、半导体存储器件及制备方法，其中，隔离沟槽薄膜填充结构的制备方法至少包括：提供一制备有外围沟槽的半导体衬底；于半导体衬底上形成预制填充材料，覆盖半导体衬底的上表面及外围沟槽的侧壁和底部且形成一缩口颈；预刻蚀预制填充材料去除缩口颈；于半导体衬底上形成高密度等离子体氧化物材料，覆盖预制填充材料并填充满外围沟槽；去除多余的高密度等离子体氧化物材料和预制填充材料，以得到位于外围沟槽内的高密度等离子体氧化物层和预制填充层。本发明专利技术通过预刻蚀来改善预制填充材料的外形，使高密度等离子体氧化物材料与预制填充材料之间不易形成空洞，进而避免后续形成的金属位线出现短路而造成器件失效。

Thin film filling structure, semiconductor memory parts and preparation methods

The invention provides an isolation trench film filled structure, semiconductor memory device and a preparation method thereof, wherein, the isolation trench filling film structure preparation method at least comprises: providing a semiconductor substrate is prepared with the peripheral grooves; the formation of prefabricated filling material on a semiconductor substrate, on the surface and the peripheral groove coverage of a semiconductor substrate the side wall and the bottom and forms a necking neck; pre etching prefabricated filling material removal necking neck; forming a high density plasma oxide material on a semiconductor substrate, covering the prefabricated filling material and fills the peripheral groove; the removal of excess high density plasma oxide material and filling material to be prefabricated, located in the periphery of the groove of high density the plasma oxide layer and pre filling layer. The invention improves the shape of the prefabricated filling material by pre etching, and makes the cavity between the high-density plasma oxide material and the prefabricated filling material not easy to form holes, thereby avoiding the short circuit caused by the subsequent metal bit line and causing the device failure.

【技术实现步骤摘要】
隔离沟槽薄膜填充结构、半导体存储器件及制备方法
本专利技术涉及半导体
，特别是涉及一种隔离沟槽薄膜填充结构、半导体存储器件及制备方法。
技术介绍
图形制作可以在硅片表面生成具有三个空间维度的拓扑形状，这就形成了硅片表面的间隙和台阶。可以用深宽比来描述一个小间隙(如隔离沟槽或通孔)，深宽比定义为间隙的深度和宽度的比值。在器件的制作中，填充硅片表面上很小的间隙的能力成为最重要的薄膜特性。对于很小的间隙，其深宽比不论高/低，均使得难于淀积形成厚度均匀的薄膜，并且会产生夹断和空洞。随着高密度集成电路特征尺寸的不断减小，对于高/低深宽比的间隙可以进行均匀、无空洞的填充淀积工艺显得至关重要。化学气相淀积(ChemicalVaporDeposition，CVD)是通过气体混合的化学反应在硅片表面淀积一层固体膜的工艺。常见的化学气相淀积包括常压化学气相淀积(AtmosphericPressureCVD，APCVD)、低压化学气相淀积(LowPressureCVD，LPCVD)以及等离子体辅助化学气相淀积。等离子体辅助化学气相淀积的一个最新发展是高密度等离子体化学气相淀积(HighDensityPlasmaCVD，HDPCVD)，其采用等离子体在低压下以高密度混合气体的形式直接接触到反应腔中硅片的表面。它的主要优点是可以在300℃～400℃交底的淀积温度下，制备出能够填充高深宽比间隙的薄膜。高密度等离子体化学气相淀积工艺具有同步淀积和刻蚀作用，它是用介质材料填充高深宽比的间隙并且无空洞形成的基础。同步淀积和刻蚀主要包括如下三步机制：1、离子诱导淀积：离子诱导薄膜初始产物淀积形成间隙填充；2、溅射刻蚀：氩离子溅射刻蚀掉间隙入口处多余的薄膜，在薄膜上形成斜面外形；3、再次淀积：再淀积被刻蚀的材料。重复该过程，直至上下形貌一致。美国专利US6908862B2就是采用这种方法淀积薄膜的。具体地说，该专利公开了一种在设置在基板反应腔中的基板上淀积膜的方法，该方法包括通过从流入反应腔的第一气态混合物形成高密度等离子体来淀积薄膜的第一部分；然后停止淀积过程，并通过使卤素蚀刻剂流入反应腔来蚀刻该淀积薄膜的第一部分；接下来，通过使钝化气体流入反应腔来钝化蚀刻膜的表面，然后通过从流入反应腔的第二气态混合物形成高密度等离子体，将薄膜的第二部分淀积在第一部分上；在一个实施方案中，钝化气体由不含惰性气体的氧源组成。然而，上述专利主要针对的是高深宽比间隙填充薄膜时，由于深宽比过高，薄膜淀积困难导致的间隙中心部位空洞产生问题。通过将间隙入口处多余的薄膜刻蚀成斜面外形(或称漏斗形状)，从而使后续再次淀积的材料能够填充到间隙中，从而避免间隙中心部位产生空洞。虽然该专利能够有效解决高深宽比间隙的填充空洞问题，但对于低的(或者中等的)深宽比间隙在薄膜填充过程中产生的空洞问题，却无法很好地解决。在现有技术中，隔离沟槽薄膜填充结构包括覆盖隔离沟槽的侧壁和底部的预制填充层301，以及覆盖预制填充层301并填充满隔离沟槽的高密度等离子体氧化物层402。如图1所示，在正常填充时，预制填充层301和高密度等离子体氧化物层402之间不应出现空洞401，因而后续形成的金属位线501应能正常工作，不易出现短路等现象而造成器件(Device)失效。然而，请继续参阅图1，由于现有工艺的限制，预制填充层301和高密度等离子体氧化物层402之间经常会出现空洞401，因而在后续形成金属位线501的过程中，空洞401中将填满金属，致使金属位线501容易出现短路现象而造成器件失效。因此，如何避免高/低深宽比的隔离沟槽在薄膜填充过程中产生空洞，致使后续形成的金属位线容易出现短路而造成器件失效，是亟待解决的问题。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种隔离沟槽薄膜填充结构、半导体存储器件及制备方法，用于解决现有技术中高/低深宽比的隔离沟槽在薄膜填充过程中易产生空洞，致使后续形成的金属位线容易出现短路而造成器件失效的问题。为实现上述目的及其他相关目的，本专利技术提供一种隔离沟槽薄膜填充结构的制备方法，其中，所述隔离沟槽薄膜填充结构的制备方法至少包括如下步骤：提供一半导体衬底，所述半导体衬底的一上表面包含器件区及围绕所述器件区的周边区，所述半导体衬底上制备有多个在所述器件区的阵列沟槽及一在所述周边区的外围沟槽，所述外围沟槽的宽度大于所述阵列沟槽的单元宽度的两倍以上；于所述半导体衬底的上表面上形成预制填充材料，所述预制填充材料更覆盖所述半导体衬底的上表面及所述外围沟槽的侧壁和底部，所述预制填充材料更填满所述阵列沟槽，用以界定多个有源区，所述预制填充材料在所述外围沟槽的开口端处形成有一缩口颈，所述缩口颈的开口孔径小于所述预制填充材料在所述外围沟槽中间位置的中间孔径；预刻蚀所述预制填充材料，以去除所述预制填充材料的所述缩口颈；于所述半导体衬底的所述上表面上形成高密度等离子体氧化物材料，所述高密度等离子体氧化物材料更覆盖所述预制填充材料，并且以无空洞的形态填充满所述外围沟槽；以及，去除在所述半导体衬底上的所述高密度等离子体氧化物材料和所述预制填充材料，以得到位于所述外围沟槽内的高密度等离子体氧化物层和预制填充层。优选地，在预刻蚀所述预制填充材料的步骤中，包括：采用高密度等离子体刻蚀工艺刻蚀所述预制填充材料，同时保持刻蚀压力为10mtorr～40mtorr。优选地，在刻蚀所述预制填充材料时，控制高密度等离子体刻蚀工艺的刻蚀深度不至暴露所述外围沟槽的台阶拐角。优选地，在去除所述高密度等离子体氧化物层和所述预制填充层的步骤中，包括：依次刻蚀所述高密度等离子体氧化物材料和所述预制填充材料，直至暴露所述半导体衬底的上表面，从而去除所述外围沟槽外的所述高密度等离子体氧化物材料和所述预制填充材料，所述高密度等离子体氧化物材料和所述预制填充材料的残留部分填充满所述外围沟槽，以得到所述高密度等离子体氧化物层和所述预制填充层，进而形成无空洞的隔离沟槽薄膜填充结构。优选地，在形成所述预制填充材料之前，所述隔离沟槽薄膜填充结构的制备方法还包括：于所述半导体衬底上形成钝化层，所述钝化层覆盖所述半导体衬底的所述上表面。优选地，所述外围沟槽的深宽比为0.5:1～21:20，所述阵列沟槽的深宽比为10:1～20:1。优选地，所述预制填充材料采用高密度等离子体淀积工艺、等离子体增强淀积工艺、常压/低压化学气相淀积工艺、旋涂淀积工艺或者表面氧化工艺形成。优选地，在预刻蚀所述预制填充材料的步骤中，在所述外围沟槽的台阶拐角处的预制填充层亦被切除。为实现上述目的及其他相关目的，本专利技术提供一种隔离沟槽薄膜填充结构，其中，所述隔离沟槽薄膜填充结构至少包括：一半导体衬底，所述半导体衬底的一上表面包含器件区及围绕所述器件区的周边区，所述半导体衬底上制备有多个在所述器件区的阵列沟槽及一在所述周边区的外围沟槽，所述外围沟槽的宽度大于所述阵列沟槽的单元宽度的两倍以上；预制填充层，覆盖所述外围沟槽的侧壁和底部，所述预制填充材料更填满所述阵列沟槽，用以界定多个有源区；以及，高密度等离子体氧化物层，所述高密度等离子体氧化物层覆盖在所述外围沟槽内的所述预制填充层上并填充满所述外围沟槽；其中，位于所述外围沟槽台阶拐角处的预制填充层厚本文档来自技高网...

【技术保护点】
一种隔离沟槽薄膜填充结构的制备方法，其特征在于，所述隔离沟槽薄膜填充结构的制备方法至少包括如下步骤：提供一半导体衬底，所述半导体衬底的一上表面包含器件区及围绕所述器件区的周边区，所述半导体衬底上制备有多个在所述器件区的阵列沟槽及一在所述周边区的外围沟槽，所述外围沟槽的宽度大于所述阵列沟槽的单元宽度的两倍以上；于所述半导体衬底的上表面上形成预制填充材料，所述预制填充材料更覆盖所述半导体衬底的上表面及所述外围沟槽的侧壁和底部，所述预制填充材料更填满所述阵列沟槽，用以界定多个有源区，所述预制填充材料在所述外围沟槽的开口端处形成有一缩口颈，所述缩口颈的开口孔径小于所述预制填充材料在所述外围沟槽中间位置的中间孔径；预刻蚀所述预制填充材料，以去除所述预制填充材料的所述缩口颈；于所述半导体衬底的所述上表面上形成高密度等离子体氧化物材料，所述高密度等离子体氧化物材料更覆盖所述预制填充材料，并且以无空洞的形态填充满所述外围沟槽；以及，去除在所述半导体衬底上的所述高密度等离子体氧化物材料和所述预制填充材料，以得到位于所述外围沟槽内的高密度等离子体氧化物层和预制填充层。

【技术特征摘要】
1.一种隔离沟槽薄膜填充结构的制备方法，其特征在于，所述隔离沟槽薄膜填充结构的制备方法至少包括如下步骤：提供一半导体衬底，所述半导体衬底的一上表面包含器件区及围绕所述器件区的周边区，所述半导体衬底上制备有多个在所述器件区的阵列沟槽及一在所述周边区的外围沟槽，所述外围沟槽的宽度大于所述阵列沟槽的单元宽度的两倍以上；于所述半导体衬底的上表面上形成预制填充材料，所述预制填充材料更覆盖所述半导体衬底的上表面及所述外围沟槽的侧壁和底部，所述预制填充材料更填满所述阵列沟槽，用以界定多个有源区，所述预制填充材料在所述外围沟槽的开口端处形成有一缩口颈，所述缩口颈的开口孔径小于所述预制填充材料在所述外围沟槽中间位置的中间孔径；预刻蚀所述预制填充材料，以去除所述预制填充材料的所述缩口颈；于所述半导体衬底的所述上表面上形成高密度等离子体氧化物材料，所述高密度等离子体氧化物材料更覆盖所述预制填充材料，并且以无空洞的形态填充满所述外围沟槽；以及，去除在所述半导体衬底上的所述高密度等离子体氧化物材料和所述预制填充材料，以得到位于所述外围沟槽内的高密度等离子体氧化物层和预制填充层。2.根据权利要求1所述的隔离沟槽薄膜填充结构的制备方法，其特征在于，在预刻蚀所述预制填充材料的步骤中，包括：采用高密度等离子体刻蚀工艺刻蚀所述预制填充材料，同时保持刻蚀压力为10毫托～40毫托。3.根据权利要求2所述的隔离沟槽薄膜填充结构的制备方法，其特征在于，在刻蚀所述预制填充材料时，控制高密度等离子体刻蚀工艺的刻蚀深度不至暴露所述外围沟槽的台阶拐角。4.根据权利要求1所述的隔离沟槽薄膜填充结构的制备方法，其特征在于，在去除所述高密度等离子体氧化物层和所述预制填充层的步骤中，包括：依次刻蚀所述高密度等离子体氧化物材料和所述预制填充材料，直至暴露所述半导体衬底的上表面，从而去除所述外围沟槽外的所述高密度等离子体氧化物材料和所述预制填充材料，所述高密度等离子体氧化物材料和所述预制填充材料的残留部分填充满所述外围沟槽，以得到所述高密度等离子体氧化物层和所述预制填充层，进而形成无空洞的隔离沟槽薄膜填充结构。5.根据权利要求1所述的隔离沟槽薄膜填充结构的制备方法，其特征在于，在形成所述预制填充材料之前，所述隔离沟槽薄膜填充结构的制备方法还包括：于所述半导体衬底上形成钝化层，所述钝化层覆盖所述半导体衬底的所述上表面。6.根据权利要求1所述的隔离沟槽薄膜填充结构的制备方法，其特征在于，所述外围沟槽的深宽比为0.5:1～21:20，所述阵列沟槽的深宽比为10:1～20:1。7.根据权利要求1所述的隔离沟槽薄膜填充结构的制备方法，其特征在于，所述预制填充材料采用高密度等离子体淀积工艺、等离子体增强淀积工艺、常压/低压化学气相淀积工艺、旋涂淀积工艺或者表...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：睿力集成电路有限公司，
类型：发明
国别省市：安徽,34