一种改善闪存单元过擦除问题的方法技术

本发明专利技术提出一种改善闪存单元过擦除问题的方法，包括下列步骤：将晶圆流片至浅沟槽隔离工艺；进行第一次浅沟槽隔离刻蚀处理，其刻蚀深度为预设的第一深度；对源极区域进行保护不进行刻蚀处理；对漏极区域和控制栅极区域进行第二次浅沟槽隔离刻蚀处理，其刻蚀深度为预设的第二深度；进行闪存单元后续工艺处理。本发明专利技术所提出的改善闪存单元过擦除问题的方法，通过两次浅沟槽刻蚀进行，第一步浅沟槽隔离刻蚀(深度h<H(原有深度))，第二步浅沟槽隔离刻蚀将源极区保护起来，不进行刻蚀，其它区域进行刻蚀(第二次的深度与第一次的深度之和与原有深度H相同)。降低的浅沟槽隔离区使深宽比降低，从而改善源极自对准(SAS)过程中的光刻或是刻蚀引起的问题。

【技术实现步骤摘要】
一种改善闪存单元过擦除问题的方法
本专利技术涉及半导体集成电路制造领域，且特别涉及一种改善闪存单元过擦除问题的方法。
技术介绍
闪存由于其具有高密度，低价格，和电可编程，擦除的优点已被广泛作为非易失性记忆体应用的最优选择。现有闪存单元利用多晶硅浮栅极用来存储电荷，周围用介质层进行包围来防止电子的丢失。对于容量日益增加的要求，为了增加闪存单元的密度，源极区引入了自对准源极(self-align-source)，这个工艺对准存储管控制栅极，最终的形貌与源极的浅沟槽隔离区垂直。这个利用离子注入层传导电流的层(在N型沟道的闪存中，用N型的implant注入)供一对闪存单元使用，由于不占用单独的有源区，可以提高闪存单元的密度。如图1所示。在自对准的源极(SAS)的光刻和刻蚀时，对应的介质层如图2所示，包括氧化硅，浮栅极，氧化硅-氮化硅-氧化硅介质层，控制栅极以及后续的光刻胶层，使光刻和刻蚀时的深宽比很高(目前深度：宽度约为5)。对于如此高的深宽度比，在光刻时很容易有光刻胶的残留造成部分浅沟槽隔离的氧化硅不能够被刻蚀或是后续的离子注入不能有效的注入，或者是由于刻蚀不能完全去除浅沟槽隔离区的氧化硅，上述都会使源极区的电阻增加，从而影响擦除时的读取电流。(现有的N型沟道闪存中，擦除态读出的是大电流，如果源极的电阻增加，相应的电流降低，导致读取单元判断其未擦除，会继续进行操作，从而使擦除时间增加，称为过擦除。)示意图3给出了沿源极的形貌，可以看出利用离子注入的源极，其电阻是由浅沟槽隔离区的深度，有源区的宽度以及有源区的距离所决定(不考虑隔离区的倾角，单位区域Rs＝A*(W+S+2*H)/w,A为方块电阻，w为离子注入的有效厚度)。可以看出深的浅沟槽隔离区会增加源极端的电阻，也使读取擦除态的电流降低，也会引起过擦除的问题。现有降低源极端电阻的方法，其一是增加电阻掺杂时的离子注入浓度，使电阻降低，但是更浓的源极端掺杂使耗尽区增加，存储单元的漏电增加。其二是降低源极端掺杂离子注入的能量，虽然也可以将低源极的电阻，但是降低的能量，使其受刻蚀后的层(残留PR，未刻蚀完的浅沟槽隔离区的氧化硅)的影响增加如图4所示，也不利于电阻的降低。后续如果进行持续的闪存单元的缩减，继续使用这种自对准源极的方法进行，那么深度比会继续增加，带来的问题会更严重，所以这个问题需要持续改善。
技术实现思路
本专利技术提出一种改善闪存单元过擦除问题的方法，通过将闪存源极区域浅沟槽隔离深度降低来实现工艺和源极电阻的优化。为了达到上述目的，本专利技术提出一种改善闪存单元过擦除问题的方法，包括下列步骤：将晶圆流片至浅沟槽隔离工艺；进行第一次浅沟槽隔离刻蚀处理，其刻蚀深度为预设的第一深度；对源极区域进行保护不进行刻蚀处理；对漏极区域和控制栅极区域进行第二次浅沟槽隔离刻蚀处理，其刻蚀深度为预设的第二深度；进行闪存单元后续工艺处理。进一步的，所述第一深度和第二深度之和为浅沟槽隔离原始设计深度。进一步的，所述浅沟槽隔离工艺之前包括以下步骤：提供半导体衬底，并沉积氧化硅层、浮栅极、介质层、控制栅极以及后续的光刻胶层。进一步的，所述介质层为氧化硅-氮化硅-氧化硅介质层。进一步的，所述闪存单元后续工艺处理包括进行离子注入。进一步的，所述对源极区域进行保护为在源极区域上方的浅沟槽内沉积阻挡层。进一步的，所述阻挡层的材料采用氧化硅、氮化硅、碳化硅或氮氧化硅。本专利技术提出的改善闪存单元过擦除问题的方法，在工艺上通过两次的浅沟槽刻蚀进行，第一步浅沟槽隔离刻蚀(深度h&lt;H(原有深度))，第二步浅沟槽隔离刻蚀将源极区保护起来，不进行刻蚀，其它区域进行刻蚀(第二次的深度与第一次的深度之和与原有深度H相同)。降低的浅沟槽隔离区使深宽比降低，从而改善源极自对准(SAS)过程中的光刻或是刻蚀引起的问题。附图说明图1所示为N沟道闪存单元结构示意图。图2所示为图1中N沟道闪存单元沿AA’方向剖面示意图。图3所示为图1中N沟道闪存单元沿BB’方向剖面示意图。图4所示为图1中N沟道闪存单元沿CC’方向剖面示意图。图5所示为本专利技术较佳实施例的改善闪存单元过擦除问题的方法流程图。图6所示为本专利技术N沟道闪存单元沿CC’方向剖面示意图。具体实施方式以下结合附图给出本专利技术的具体实施方式，但本专利技术不限于以下的实施方式。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本专利技术实施例的目的。请参考图5，图5所示为本专利技术较佳实施例的改善闪存单元过擦除问题的方法流程图。本专利技术提出一种改善闪存单元过擦除问题的方法，包括下列步骤：步骤S100：将晶圆流片至浅沟槽隔离工艺；步骤S200：进行第一次浅沟槽隔离刻蚀处理，其刻蚀深度为预设的第一深度；步骤S300：对源极区域进行保护不进行刻蚀处理；步骤S400：对漏极区域和控制栅极区域进行第二次浅沟槽隔离刻蚀处理，其刻蚀深度为预设的第二深度；步骤S500：进行闪存单元后续工艺处理。根据本专利技术较佳实施例，所述第一深度和第二深度之和为浅沟槽隔离原始设计深度。所述浅沟槽隔离工艺之前包括以下步骤：提供半导体衬底，并沉积氧化硅层、浮栅极、介质层、控制栅极以及后续的光刻胶层。进一步的，所述介质层为氧化硅-氮化硅-氧化硅介质层。所述闪存单元后续工艺处理包括进行离子注入。所述对源极区域进行保护为在源极区域上方的浅沟槽内沉积阻挡层。进一步的，所述阻挡层的材料采用氧化硅、氮化硅、碳化硅或氮氧化硅。再请参看图6，图6所示为本专利技术N沟道闪存单元沿CC’方向剖面示意图。本专利技术将源极区的浅沟槽隔离区做浅，而漏极区和控制栅极部分的浅沟槽隔离区的深度不变。降低的浅沟槽隔离区使深宽比降低，从而改善源极自对准(SAS)过程中的光刻或是刻蚀引起的问题。同时由于对应的电阻Rs＝A*(W+S+2*h)/w(A为方块电阻，w为离子注入的有效厚度，S为浅沟槽底部宽度)降低，从而也改善过擦除问题。对于漏极区和控制栅极区的浅沟槽隔离区，由于深度未变，其对于这些区域的器件性能和结构形貌都没有影响。综上所述，本专利技术提出的改善闪存单元过擦除问题的方法，在工艺上通过两次的浅沟槽刻蚀进行，第一步浅沟槽隔离刻蚀(深度h&lt;H(原有深度))，第二步浅沟槽隔离刻蚀将源极区保护起来，不进行刻蚀，其它区域进行刻蚀(第二次的深度与第一次的深度之和与原有深度H相同)。降低的浅沟槽隔离区使深宽比降低，从而改善源极自对准(SAS)过程中的光刻或是刻蚀引起的问题。虽然本专利技术已以较佳实施例揭露如上，然其并非用以限定本专利技术。本专利技术所属
中具有通常知识者，在不脱离本专利技术的精神和范围内，当可作各种的更动与润饰。因此，本专利技术的保护范围当视权利要求书所界定者为准。本文档来自技高网...

【技术保护点】
一种改善闪存单元过擦除问题的方法，其特征在于，包括下列步骤：将晶圆流片至浅沟槽隔离工艺；进行第一次浅沟槽隔离刻蚀处理，其刻蚀深度为预设的第一深度；对源极区域进行保护不进行刻蚀处理；对漏极区域和控制栅极区域进行第二次浅沟槽隔离刻蚀处理，其刻蚀深度为预设的第二深度；进行闪存单元后续工艺处理。

【技术特征摘要】
1.一种改善闪存单元过擦除问题的方法，其特征在于，包括下列步骤：将晶圆流片至浅沟槽隔离工艺；进行第一次浅沟槽隔离刻蚀处理，其刻蚀深度为预设的第一深度；对源极区域进行保护不进行刻蚀处理；对漏极区域和控制栅极区域进行第二次浅沟槽隔离刻蚀处理，其刻蚀深度为预设的第二深度；进行闪存单元后续工艺处理。2.根据权利要求1所述的改善闪存单元过擦除问题的方法，其特征在于，所述第一深度和第二深度之和为浅沟槽隔离原始设计深度。3.根据权利要求1所述的改善闪存单元过擦除问题的方法，其特征在于，所述浅沟槽隔离工艺之前包括以下步骤：提供半导体衬...

【专利技术属性】
技术研发人员：田志，秦佑华，殷冠华，陈昊瑜，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海,31