半导体存储器件制造技术

本文提供一种半导体存储器件。半导体存储器件包括：存储单元阵列，所述存储单元阵列包括多个存储块；电压发生电路，被配置为产生多个操作电压；解码器电路，被配置为响应于顺序输入的串行的数据信号来将所述多个操作电压传送到所述存储单元阵列；以及控制逻辑，被配置为响应于命令来产生所述数据信号、内部地址信号和内部时钟信号。

Semiconductor storage device

This paper provides a semiconductor storage device. A semiconductor memory device includes a memory cell array, the memory cell array includes a plurality of memory blocks; voltage generating circuit is configured to generate a plurality of operating voltage; decoder circuit, data signal is configured to response to the sequential input serial to the plurality of operating voltage is transmitted to the memory cell array; and the control logic is configured as a response to the command to generate the data signal, the internal address signal and the internal clock signal.

【技术实现步骤摘要】
半导体存储器件相关申请的交叉引用本申请要求2016年7月11日提交的申请号为10-2016-0087621的韩国专利申请的优先权，其通过引用整体合并于此。
本公开的各种实施例涉及一种电子设备，更具体地，涉及一种半导体存储器件。
技术介绍
半导体存储器件是使用半导体(诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP)等)来实现的存储器件。半导体存储器件被分类为易失性存储器件和非易失性存储器件。易失性存储器件是在电源关断时其中储存的数据丢失的存储器件。易失性存储器件的代表性示例包括静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性存储器件是即使在电源关断时也保持其中储存的数据的存储器件。非易失性存储器件的代表性示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电式RAM(FRAM)。快闪存储器通常分为NOR型存储器和NAND型存储器。
技术实现思路
本公开的各种实施例针对一种半本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：存储单元阵列，所述存储单元阵列包括多个存储单元；电压发生电路，被配置为产生多个操作电压；解码器电路，被配置为响应于顺序输入的串行的数据信号来将所述多个操作电压传送到所述存储单元阵列；以及控制逻辑，被配置为响应于命令来产生所述数据信号、并行的内部地址信号和内部时钟信号。

【技术特征摘要】
2016.07.11 KR 10-2016-00876211.一种半导体存储器件，包括：存储单元阵列，所述存储单元阵列包括多个存储单元；电压发生电路，被配置为产生多个操作电压；解码器电路，被配置为响应于顺序输入的串行的数据信号来将所述多个操作电压传送到所述存储单元阵列；以及控制逻辑，被配置为响应于命令来产生所述数据信号、并行的内部地址信号和内部时钟信号。2.根据权利要求1所述的半导体存储器件，其中，所述控制逻辑被配置为：响应于所述命令来产生并行的N比特位编码信号，将所述N比特位编码信号转换为所述数据信号，以及产生所述内部地址信号和所述内部时钟信号，其中N是自然数。3.根据权利要求2所述的半导体存储器件，其中，所述数据信号、所述内部地址信号和所述内部时钟信号的比特位的总数小于“N”。4.根据权利要求1所述的半导体存储器件，其中，所述控制逻辑包括：微控制器，被配置为响应于所述命令、根据形成所述操作的子操作来选择性地输出多个操作阶段代码；编码信号发生电路，被配置为响应于所述多个操作阶段代码来产生并行的N比特位编码信号；以及顺序输出电路，被配置为将所述N比特位编码信号转换为所述数据信号。5.根据权利要求4所述的半导体存储器件，其中，所述微控制器被配置为：在操作阶段之中的初始操作阶段中输出复位信号，以及产生在所述操作阶段之中的其它阶段中触发的同步信号。6.根据权利要求5所述的半导体存储器件，其中，所述解码器电路包括：预取寄存器，被配置为根据所述内部地址信号来将所述数据信号转换为并行的内部数据信号；输出寄存器，被配置为响应于所述同步信号来从所述内部数据信号恢复所述N比特位编码信号；全局字线解码器，被配置为将恢复的N比特位编码信号解码为M比特位解码信号；以及切换电路，被配置为响应于所述M比特位解码信号来将所述多个操作电压切换到全局字线组。7.根据权利要求6所述的半导体存储器件，其中，所述预取寄存器包括：时钟信号发生电路，被配置为根据所述内部地址信号和所述内部时钟信号来产生“N”个时钟信号；以及寄存器电路，被配置为响应于所述“N”个时钟信号来将所述数据信号转换为所述内部数据信号。8.根据权利要求7所述的半导体存储器件，其中，所述寄存器电路包括“N”个寄存器，以及其中，所述“N”个寄存器中的每个寄存器被配置为响应于所述“N”个时钟信号之中的对应的时钟信号而输出所述内部数据信号中的对应的内部数据信号。9.根据权利要求6所述的半导体存储器件，其中，所述预取寄存器被配置为：在所述操作阶段之中的当前操作阶段期间，预先储存与下一个操作阶段相对应的数据信号。10.根据权利要求6所述的半导体存储器件，其中，所述输出寄存器包括“N”个寄存器，以及其中，所述“N”个寄存器分别将所述内部数据信号作为恢复的N比特位编码信号从所述预取寄存器传输到所述全局字线解码器。11.一种半导体存储器件，包括：控制逻辑，被配置为：根据操作阶段代码来产生并行的N比特位编码...

【专利技术属性】
技术研发人员：朴元善，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR