半导体器件及制造该半导体器件的方法技术

本发明专利技术公开了一种半导体器件和制造该半导体器件的方法。其中在该半导体器件中，焊盘设置在衬底上。凸块结构设置在焊盘上并电连接到焊盘。凸块结构包括顺序地堆叠在焊盘上的第一铜层和第二铜层以及在第二铜层上的焊料球。第一铜层的(111)面与(200)面的第一X射线衍射(XRD)峰值强度比大于第二铜层的(111)面与(200)面的第二XRD峰值强度比。

Semiconductor devices and methods for the manufacture of the semiconductor devices

The invention discloses a semiconductor device and a method for the manufacture of the semiconductor device. In the semiconductor device, the weld plate is set on the substrate. The bump structure is arranged on the weld plate and electrically connected to the weld plate. The bump structure includes the first copper layer and the second copper layer stacked on the weld plate, and the solder ball on the second copper layer. The peak strength of first X ray diffraction (XRD) of the first copper layer and (200) surface is greater than that of the (111) surface (111) and (200) surface of the (200) surface, and the peak intensity ratio is higher than that of the (200) surface of the second copper layer.

【技术实现步骤摘要】
半导体器件及制造该半导体器件的方法
本专利技术构思涉及半导体器件及制造该半导体器件的方法。
技术介绍
半导体器件包括电连接结构(例如焊料球或凸块)，该电连接结构提供到另外的半导体器件或印刷电路板的电连接路径。
技术实现思路
根据本专利技术构思的一示例性实施方式，一种半导体器件如下地被提供。焊盘设置在衬底上。凸块结构设置在焊盘上并电连接到焊盘。凸块结构包括顺序地堆叠在焊盘上的第一铜层和第二铜层以及在第二铜层上的焊料球。第一铜层的(111)面与(200)面的第一X射线衍射(XRD)峰值强度比大于第二铜层的(111)面与(200)面的第二XRD峰值强度比。根据本专利技术构思的一示例性实施方式，一种半导体器件如下地被提供。焊盘设置在衬底上。凸块结构设置在焊盘上并电连接到焊盘。凸块结构包括顺序地堆叠在焊盘上的第一铜层和第二铜层以及在第二铜层上的焊料球。第一铜层中的孪晶界密度大于第二铜层中的孪晶界密度。根据本专利技术构思的一示例性实施方式，一种制造半导体器件的方法如下地被提供。焊盘形成在衬底上。凸块下的层(under-bumplayer)形成为电连接到焊盘。具有开口的掩模图案形成在凸块下的层上。第一铜层、第二铜层和焊料层顺序地形成在开口中。掩模图案被去除。湿蚀刻工艺被执行以蚀刻凸块下的层的一部分。第一铜层使用脉冲电镀工艺形成。第二铜层使用直流(DC)电镀工艺形成。根据本专利技术构思的一示例性实施方式，一种制造半导体器件的方法如下地被提供。焊盘形成在衬底上。凸块下的层形成在焊盘上。第一铜层通过在凸块下的层上以第一生长速率电镀第一铜层而形成。第二铜层通过在第一铜层上以第二生长速率电镀第二铜层而形成。第二生长速率大于第一生长速率。焊料层在第二铜层上。对凸块下的层执行湿蚀刻工艺。凸块下的层被蚀刻以形成凸块下图案(under-bumppattern)。附图说明通过参照附图详细描述本专利技术构思的示例性实施方式，本专利技术构思的这些和另外的特征将变得更加明显，附图中：图1A是示出根据本专利技术构思的一示例性实施方式的半导体器件的一部分的剖视图；图1B是图1A的部分‘A’的放大图；图2和3是示出根据本专利技术构思的一示例性实施方式的半导体器件的一部分的剖视图；图4A是示出根据本专利技术构思的一示例性实施方式的半导体器件的剖视图；图4B和4C是示出根据本专利技术构思的一示例性实施方式的半导体封装的剖视图；图5A至5D是示出根据本专利技术构思的一示例性实施方式的制造半导体器件的方法的剖视图；图5E是图5A的部分‘B’的放大图；图6A是显示在用于形成第一铜层的脉冲电镀工艺中随时间的电流密度的曲线图；图6B是显示在用于形成第二铜层的DC电镀工艺中随时间的电流密度曲线图；图7A至7B是示出根据本专利技术构思的一示例性实施方式的制造半导体器件的方法的剖视图；图8A至8B是示出根据本专利技术构思的一示例性实施方式的制造半导体器件的方法的剖视图；图9A是显示通过常规工艺形成的铜层的底切区的图像；以及图9B是显示通过根据本专利技术构思的一示例性实施方式的方法形成的铜层的底切区的图像。具体实施方式图1A是示出根据本专利技术构思的一示例性实施方式的半导体器件的一部分的剖视图。图1B是图1A的部分‘A’的放大图。参照1A和1B，半导体器件可以包括设置在衬底110上的电连接部10。衬底110可以是或者包括半导体衬底(例如硅晶片或锗晶片)。焊盘112可以设置在衬底110的表面上。绝缘层114可以设置在焊盘112上。绝缘层114可以具有焊盘112通过其暴露的开口。焊盘112可以由例如铝形成或者包括例如铝。绝缘层114可以由例如硅氧化物、硅氮化物或硅氮氧化物形成，或者包括例如硅氧化物、硅氮化物或硅氮氧化物。存储电路和逻辑电路中的至少一个可以形成在衬底110上并电连接到焊盘112。电连接部10可以包括设置在焊盘112上的凸块结构130以及设置在焊盘112与凸块结构130之间的凸块下图案(under-bumppattern)120。凸块结构130可以通过凸块下图案120电连接到焊盘112。凸块下图案120可以设置为具有单层结构或多层结构。在一示例性实施方式中，如图1B中所示，凸块下图案120可以是其中顺序地堆叠阻挡图案122和籽晶图案124的多层结构。阻挡图案122可以防止或抑制凸块结构130中的金属原子扩散到焊盘112中。例如，阻挡图案122可以由钽、钛、钽氮化物或钛氮化物形成，或者包括钽、钛、钽氮化物或钛氮化物。籽晶图案124可以在形成第一铜层132的工艺中用作籽晶层，并且可以由铜形成或者包括铜。阻挡图案122的宽度122_W可以大于籽晶图案124的宽度124_W。在一示例性实施方式中，凸块下图案120可以是导电的。凸块结构130可以包括第一铜层132、第二铜层134和焊料球SDB。第一铜层132和第二铜层134可以顺序地堆叠在凸块下图案120上，焊料球SDB可以设置在第二铜层134上。在一示例性实施方式中，第一铜层132可以与第二铜层134接触。第一铜层132可以包括第一侧壁132_S1和第二侧壁132_S2。第一侧壁132_S1和阻挡图案122可以限定底切区UC。底切区UC可以是从第二侧壁132_S2横向地且向内地凹入的区域。底切区UC可以邻近凸块下图案120形成。在如图1A和1B中所示的情况下，第一铜层132可以具有厚度132_TH，该厚度达到这样的程度：底切区UC可以局部地形成在第一铜层132的第一侧壁132_S1下方。本专利技术构思不限于此。在一示例性实施方式中，底切区UC的形成可以被抑制，因为第一铜层132的蚀刻速率低于第二铜层134的蚀刻速率。与图1A和1B中所示的不同，如果第一铜层132的厚度132_TH小，则底切区UC可以遍及第一铜层132的侧壁形成。参照回图1B，底切区UC的深度UC_D可以从第二侧壁132_S2的延长线到第一侧壁132_S1被横向地测得。在一示例性实施方式中，深度UC_D可以从阻挡图案122的上表面向上减小。例如，深度UC_D的最大深度可以在从约0.2μm到约0.6μm的范围内。在一示例性实施方式中，第一铜层132的宽度UC_W可以在第一铜层132与底切区UC接触的部分从籽晶图案124的上表面向上增加。与底切区UC接触的第一铜层132的宽度UC_W可以小于凸块下图案120的宽度(例如阻挡图案122的宽度122_W)。第一铜层132的厚度132_TH可以小于第二铜层134的厚度134_TH。在一示例性实施方式中，第一铜层132的厚度132_TH可以比第二铜层134的厚度134_TH的约0.2倍小。例如，第一铜层132的厚度132_TH可以在从约0.5μm到约3μm的范围内，第二铜层134的厚度134_TH可以在从10μm到30μm的范围内。第一铜层132和第二铜层134的每个可以具有多晶结构。例如，第一铜层132和第二铜层134的每个可以包括(111)面和(200)面。第一铜层132中的(111)面与(200)面的X射线衍射(XRD)峰值强度比可以大于第二铜层134中的(111)面与(200)面的XRD峰值强度比。这可以是因为，如下所述，第一铜层132使用脉冲电镀工艺形成，第二铜层134使用DC电镀工艺形成。在一示例性实施方式中，第一铜层132中的(111)面与(200)面的XR本文档来自技高网...

【技术保护点】
一种半导体器件，包括：设置在衬底上的焊盘；以及设置在所述焊盘上并电连接到所述焊盘的凸块结构，其中所述凸块结构包括：顺序地堆叠在所述焊盘上的第一铜层和第二铜层；以及在所述第二铜层上的焊料球，其中所述第一铜层的(111)面与(200)面的第一X射线衍射峰值强度比大于所述第二铜层的(111)面与(200)面的第二X射线衍射峰值强度比。

【技术特征摘要】
2016.06.14 KR 10-2016-00739581.一种半导体器件，包括：设置在衬底上的焊盘；以及设置在所述焊盘上并电连接到所述焊盘的凸块结构，其中所述凸块结构包括：顺序地堆叠在所述焊盘上的第一铜层和第二铜层；以及在所述第二铜层上的焊料球，其中所述第一铜层的(111)面与(200)面的第一X射线衍射峰值强度比大于所述第二铜层的(111)面与(200)面的第二X射线衍射峰值强度比。2.如权利要求1所述的半导体器件，其中所述第一铜层的所述第一XRD峰值强度比比所述第二铜层的所述第二XRD峰值强度比的两倍更大。3.如权利要求1所述的半导体器件，其中所述第一铜层中的孪晶界密度大于所述第二铜层中的孪晶界密度。4.如权利要求1所述的半导体器件，其中所述第一铜层的厚度比所述第二铜层的厚度的0.2倍小。5.如权利要求1所述的半导体器件，其中所述第一铜层具有从0.5μm到3μm的范围内的厚度。6.如权利要求1所述的半导体器件，其中，当使用包含过氧化氢和磷酸的蚀刻溶液或包含过氧化氢和柠檬酸的蚀刻溶液时，所述第一铜层的铜蚀刻速率比所述第二铜层的铜蚀刻速率的一半低。7.如权利要求1所述的半导体器件，还包括：形成在所述第一铜层的侧壁上的底切区，其中所述底切区的深度在从0.2μm到0.6μm的范围内。8.如权利要求7所述的半导体器件，其中所述第一铜层的厚度大于所述底切区的所述深度。9.如权利要求7所述的半导体器件，还包括：在所述焊盘与所述第一铜层之间的凸块下图案，其中所述第一铜层的处于与所述底切区相同水平处的部分具有比所述凸块下图案的宽度小的宽度。10.如权利要求9所述的半导体器件，其中所述凸块下图案包括：顺序地堆叠的阻挡图案和籽晶图案，以及其中所述籽晶图案的宽度小于所述阻挡图案的宽度。11.如权利要求1所述的半导体器件，其中所述凸块结构还包括：插置在所述第二铜层与所述焊料球之间的镍层，以及其中所述镍层的宽度大于所述第一铜层的宽度和所述第二铜层的宽度。12.如权利要求11所述的半导体器件，其中所述凸块结构还包括：插置在所述镍层与所述焊料球之间的第三铜层，以及其中所述第一铜层的(111)面与(200)面的所述第一XRD峰值强度比大于所述第三铜层的(111)面与(200)面的第三XRD...

【专利技术属性】
技术研发人员：崔朱逸，金孝柱，文光辰，朴秀晶，徐柱斌，李来寅，李镐珍，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR