包括伪栅极结构的集成电路及其形成方法技术

本发明专利技术涉及包括伪栅极结构的集成电路及其形成方法，其中，一种集成电路包括第一晶体管、第二晶体管以及伪栅极结构。该第一晶体管包括第一栅极结构。该第一栅极结构包括：包括高k介电材料的第一栅极绝缘层以及第一栅极电极。该第二晶体管包括第二栅极结构。该第二栅极结构包括：包括该高k介电材料的第二栅极绝缘层以及第二栅极电极。该伪栅极结构布置于该第一晶体管与该第二晶体管之间，且基本不包括该高k介电材料。

Integrated circuit including pseudo grid structure and its formation method

The invention relates to an integrated circuit including a pseudo gate structure and a forming method thereof, wherein an integrated circuit includes a first transistor, a second transistor and a pseudo gate structure. The first transistor includes a first gate structure. The first gate structure consists of a first gate insulating layer including a high k dielectric material and a first gate electrode. The second transistors include a second gate structure. The second gate structure consists of a second gate insulating layer including the high k dielectric material and a second gate electrode. The pseudo gate structure is arranged between the first transistor and the second transistor and basically does not include the high k dielectric material.

【技术实现步骤摘要】
包括伪栅极结构的集成电路及其形成方法
本专利技术通常涉及集成电路及其形成方法，尤其涉及其中设有伪栅极结构的集成电路。
技术介绍
集成电路通常包括大量电路元件，尤其场效应晶体管。在场效应晶体管中，可设置包括栅极电极及栅极绝缘层的栅极结构，该栅极绝缘层在该栅极电极与沟道区之间提供电性绝缘。邻近该沟道区，可设置与该沟道区掺杂不同的源区及漏区。依据施加于该栅极电极的电压，该场效应晶体管可在开启状态与关闭状态之间切换，其中，在开启状态的该沟道区的电导率远远大于在关闭状态的该沟道区的电导率。包括场效应晶体管的集成电路可依据绝缘体上半导体(semiconductor-on-insulator；SOI)技术形成。在SOI技术中，包括该晶体管的源、沟道及漏区的主动区形成于较薄的半导体层中，该半导体层通过电性绝缘层与支撑衬底隔开，该支撑衬底可为半导体衬底。SOI技术可具有与其关联的一些优点，包括与具有相同性能的块体半导体集成电路相比，SOI集成电路具有降低的功耗。通过全耗尽SOI(fullydepletedSOI；FDSOI)技术可实现集成电路性能的进一步改进，其中，该半导体层具有较小的厚度，从而可实现该场效应晶体管的沟道区的全耗尽。为降低场效应晶体管的漏电流，同时在栅极电极与沟道区之间保持较高的电容，可使用包括高k材料例如二氧化铪的栅极绝缘层，其可与包括具有匹配该场效应晶体管的类型(分别为P沟道或N沟道)的功函数的金属的栅极电极组合。为在相邻的场效应晶体管之间提供电性隔离，可采用浅沟槽隔离(shallowtrenchisolation；STI)结构。浅沟槽隔离结构可通过形成延伸穿过半导体层及电性绝缘层进入该SOI结构的支撑衬底中的沟槽来形成。该沟槽可用电性绝缘材料例如二氧化硅填充。当依据已知技术形成浅沟槽隔离结构时，可获得位于该沟槽中的该电性绝缘材料的表面的不平坦形貌。在集成电路的一些例子中，在浅沟槽隔离结构上方可形成伪栅极结构。该伪栅极结构可具有与设于场效应晶体管中的栅极结构的配置对应的配置。尤其，各该伪栅极结构可包括伪栅极绝缘层，其包括高k介电材料以及功函数调整金属层。在浅沟槽隔离结构上方设置伪栅极结构可帮助在该集成电路中的栅极结构及伪栅极结构的其中相邻结构之间设置较均匀的间距。这可在通过包括光刻的图案化制程形成该栅极结构及伪栅极结构时具有一些优点，例如改进的尺寸精度。不过，如上所述在浅沟槽隔离结构上方形成伪栅极结构可具有与其关联的一些问题，这些问题可与该浅沟槽隔离结构的表面的形貌相关。该浅沟槽隔离结构的形貌可导致该伪栅极结构的图案化困难。而且，该浅沟槽隔离结构的形貌可增加高k或金属栅极足部效应(footing)发生的可能性，其中，用以形成该伪栅极绝缘层的高k介电材料或用以形成该功函数调整金属层的金属的残余物保留于与该伪栅极结构相邻的该浅沟槽隔离结构的部分上。此外，在浅沟槽隔离结构上方形成伪栅极结构可与相邻的栅极与伪栅极结构之间的间距的限制关联。针对上述情形，本专利技术提供集成电路及其形成方法，其可有助于基本避免或至少减轻上述问题的其中一些或全部。
技术实现思路
下面提供本专利技术的简要总结，以提供本专利技术的一些态样的基本理解。本
技术实现思路
并非详尽概述本专利技术。其并非意图识别本专利技术的关键或重要元件或划定本专利技术的范围。其唯一目的在于提供一些简化形式的概念，作为后面所讨论的更详细说明的前序。本文中所披露的一种示例集成电路包括第一晶体管、第二晶体管以及伪栅极结构。该第一晶体管包括第一栅极结构。该第一栅极结构包括：包括高k介电材料的第一栅极绝缘层以及第一栅极电极。该第二晶体管包括第二栅极结构。该第二栅极结构包括：包括该高k介电材料的第二栅极绝缘层以及第二栅极电极。该伪栅极结构布置于该第一晶体管与该第二晶体管之间，且基本不包括该高k介电材料。本文中所披露的一种示例方法包括在半导体结构的第一晶体管区域、第二晶体管区域及伪栅区上方沉积高k材料层及功函数调整金属层。图案化该功函数调整金属层及该高k材料层，其中，移除位于该伪栅区上方的该功函数调整金属层及该高k材料层的部分。形成栅极电极堆叠。图案化该栅极电极堆叠以及位于该第一晶体管区域及该第二晶体管区域上方的该功函数调整金属层及该高k材料层的部分。在此过程中，形成位于该第一晶体管区域上方的第一栅极结构、位于该第二晶体管区域上方的第二栅极结构以及位于该伪栅区上方的伪栅极结构。基于该半导体结构形成集成电路，其中，不移除该伪栅极结构。附图说明参照下面结合附图所作的说明可理解本专利技术，该些附图中类似的附图标记表示类似的元件，且其中：图1a至7b显示处于依据一个实施例的方法的多个阶段中的半导体结构的示意视图；图8a至8b显示处于依据一个实施例的方法的一个阶段中的半导体结构的示意视图；以及图9显示处于依据一个实施例的方法的一个阶段中的半导体结构的示意视图。尽管本文中所披露的专利技术主题容许各种修改及替代形式，但本专利技术主题的特定实施例以示例形式显示于附图中并在本文中作详细说明。不过，应当理解，本文中有关特定实施例的说明并非意图将本专利技术限于所披露的特定形式，相反，意图涵盖落入由所附权利要求定义的本专利技术的精神及范围内的所有修改、等同及替代。具体实施方式下面说明本专利技术的各种示例实施例。出于清楚目的，不是实际实施中的全部特征都在本说明书中进行说明。当然，应当了解，在任意此类实际实施例的开发中，必须作大量的特定实施决定以实现开发者的特定目标，例如符合与系统相关及与商业相关的约束条件，该些决定将因不同实施而异。而且，应当了解，此类开发努力可能复杂而耗时，但其仍然是本领域的普通技术人员借助本专利技术所执行的常规程序。现在将参照附图来说明本专利技术。附图中示意各种结构、系统及装置仅是出于解释目的以及避免使本专利技术与本领域技术人员已知的细节混淆，但仍包括该些附图以说明并解释本专利技术的示例。本文中所使用的词语和词组的意思应当被理解并解释为与相关领域技术人员对这些词语及词组的理解一致。本文中的术语或词组的连贯使用并不意图暗含特别的定义，亦即与本领域技术人员所理解的通常或惯用意思不同的定义。若术语或词组意图具有特别意思，亦即不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或词组的特别定义的定义方式明确表示于说明书中。在本文中所披露的实施例中，两个或更多场效应晶体管可形成于一个连续主动区，该连续主动区设于包括一种或多种半导体材料例如硅和/或硅锗的半导体层中。不包括高k材料和/或功函数调整金属的伪栅极结构可设于该连续主动区的该半导体材料中的伪沟道区上方，而不是利用浅沟槽隔离结构(伪栅极结构设于其上方以在相邻的场效应晶体管之间提供电性绝缘)。该伪栅极结构、伪沟道区以及与该伪栅极结构相邻的晶体管的源漏区可具有与场效应晶体管的配置对应的配置，且在本文中有时被称为“伪晶体管”。该伪晶体管可为所谓的“极冷晶体管”，它们经配置以使它们基本总是处于关闭状态并在该伪栅极结构的相对侧上的晶体管之间提供电性绝缘。该伪栅极结构可包括：不包括高k材料的栅极绝缘层，例如由二氧化硅和/或氮氧化硅形成的栅极绝缘层；以及可经高掺杂的多晶硅或非晶硅栅极电极。为形成该场效应晶体管的该伪栅极结构及栅极结构，在沉积高k材料层及功函数调整金属层以后，可沉积保护层，例如本文档来自技高网...

【技术保护点】
一种集成电路，包括：包括第一栅极结构的第一晶体管，该第一栅极结构包括第一栅极绝缘层及第一栅极电极，该第一栅极绝缘层包括高k介电材料；包括第二栅极结构的第二晶体管，该第二栅极结构包括第二栅极绝缘层及第二栅极电极，该第二栅极绝缘层包括该高k介电材料；以及伪栅极结构，布置于该第一晶体管与该第二晶体管之间，其中，该伪栅极结构基本不包括该高k介电材料。

【技术特征摘要】
2016.05.25 US 15/163,8061.一种集成电路，包括：包括第一栅极结构的第一晶体管，该第一栅极结构包括第一栅极绝缘层及第一栅极电极，该第一栅极绝缘层包括高k介电材料；包括第二栅极结构的第二晶体管，该第二栅极结构包括第二栅极绝缘层及第二栅极电极，该第二栅极绝缘层包括该高k介电材料；以及伪栅极结构，布置于该第一晶体管与该第二晶体管之间，其中，该伪栅极结构基本不包括该高k介电材料。2.如权利要求1所述的集成电路，还包括连续主动区；其中，该第一晶体管包括设于该连续主动区中的第一源区、第一漏区以及第一沟道区；其中，该第二晶体管包括设于该连续主动区中的第二源区、第二漏区以及第二沟道区；以及其中，该伪栅极结构设于伪沟道区上方，该伪沟道区设于该连续主动区中，该伪沟道区布置于该第一源区及该第一漏区的其中之一与该第二源区及该第二漏区的其中之一之间。3.如权利要求2所述的集成电路，其中，各该第一栅极电极及该第二栅极电极包括相应功函数调整金属层且该伪栅极结构不包括功函数调整金属层。4.如权利要求3所述的集成电路，其中，该伪栅极结构包括伪栅极绝缘层及伪栅极电极，该伪栅极绝缘层包括与该高k介电材料相比具有较小的介电常数的一种或多种电性绝缘材料，该伪栅极电极包括掺杂多晶硅及掺杂非晶硅的至少其中之一。5.如权利要求4所述的集成电路，还包括：半导体层，该连续主动区设于该半导体层中；支撑衬底；以及电性绝缘层，位于该支撑衬底与该半导体层之间，其中，该半导体层、该电性绝缘层及该支撑衬底提供全耗尽绝缘体上半导体结构。6.如权利要求5所述的集成电路，其中，各该第一源区、该第一漏区、该第二源区及该第二漏区具有相同类型的掺杂，且该伪沟道区的掺杂不同于该伪沟道区布置于其间的该第一源区及该第一漏区的该其中之一与该第二源区及该第二漏区的该其中之一。7.如权利要求6所述的集成电路，其中，该伪栅极电极电性浮置，且该伪栅极电极经掺杂以基本无导电沟道形成于该伪沟道区中。8.如权利要求6所述的集成电路，其中，该伪沟道区布置于该第一源区与该第二漏区之间，以及其中，该伪栅极电极与该第一源区电性连接。9.如权利要求6所述的集成电路，还包括：第一抬升式源区，位于该第一源区上方；第一抬升式漏区，位于该第一漏区上方；第二抬升式源区，位于该第二源区上方；第二抬升式漏区，位于该第二漏区上方；层间介电质，位于该第一晶体管、该第二晶体管及该伪栅极结构上方；一个或多个延伸穿过该层间介电质并提供与该第一抬升式源区的电性连接的第一源极接触、延伸穿过该层间介电质并提供与该第一抬升式漏区的电性连接的第一漏极接触以及延伸穿过该层间介电质并提供与该第一栅极电极的电性连接的第一栅极接触；以及一个或多个延伸穿过该层间介电质并提供与该第二抬升式源区的电性连接的第二源极接触、延伸穿过该层间介电质并提供与该第二抬升式漏区的电性连接的第二漏极接触以及延伸穿过该层间介电质并提供与该第二栅极电极的电性连接的第二栅极接触。10.如权利要求5所述的集成电路，其中：该第一晶体管为N沟道晶体管，该第一源区及该第一漏区经N掺杂；该第二晶体管为P沟道晶体管，该第二源区及该第二漏区经P掺杂；该第一源区、该第一沟道区及该第一漏区形成于该连续主动区的硅部分中；该第二源区、该第二沟道区及该第二漏区形成于该连续主动区的硅锗部分中；以及该伪沟道区的至少部分设于该连续主动区的该硅锗部分中。11.一种方法，包括：在半导体结构的第一晶体管区域、第二晶体管区域及伪栅区上方沉积高k材料层及功函数调整金属层；图案化该功函数调整金属层及该高k材料层，其中，移除位于该伪栅区上方的该功函数调整金属层及该高k材料层的至少部分；形成栅极电极堆叠并图案化该栅极电极堆叠以及位于该第一晶体管区域及该第二晶体管区域上方的该功函数调整金属层及该高k材料层的部分，其中，形成位于该第一晶体管区域上方的第一栅极结构、位...

【专利技术属性】
技术研发人员：艾略特·约翰·史密斯，詹·候尼史奇尔，陈倪尔，史芬·拜耳，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛,KY