一种具有保护环的超结MOSFET器件制造技术

本发明专利技术提供了一种具有保护环的超结MOSFET器件，属于功率器件技术领域。本发明专利技术器件的有源区中具有至少一个由元胞阵列和环绕于元胞阵列外围的保护环构成的组合单元；任意一个元胞的结构自下而上包括金属化漏极、衬底、外延区、柱区和体区一、栅极以及金属化源极，所述元胞阵列外围的外延区内还设置有环区及其内的体区二，体区一、体区二、柱区及环区的导电类型均与外延区导电类型相反。通过合理控制环区相较柱区的掺杂量导致保护环处电荷失衡，从而改变雪崩击穿路径并将雪崩击穿点固定在保护环处，避免雪崩电流流经寄生三极管基区电阻使其开启，从而提高了超结功率器件抗UIS失效能力，进而提高了超结功率器件的可靠性。

A hyperjunction MOSFET device with a protective ring

The invention provides a super - junction MOSFET device with a protective ring, which belongs to the field of power device technology. At least one unit protected by cellular array and cellular array around the outer ring which has an active area of the device in a bottom-up structure; any cellular including metal drain, substrate, epitaxial region, column region and the body region, and a gate metal source, extension region of the cellular array periphery is arranged inside the loop region and within the region two, a conductive type, body body region, two column and ring area and extension area of the opposite conductivity type. The doping amount through reasonable control region compared to column leads to the charge imbalance protection ring, thereby changing the avalanche breakdown path and avalanche breakdown point is fixed on the protection ring, avoid the avalanche current flowing through the parasitic transistor base resistance to open, thereby improving the super junction power device failure anti UIS ability, and improve the reliability super junction power device.

【技术实现步骤摘要】
一种具有保护环的超结MOSFET器件
本专利技术属于功率半导体
，具体涉及一种具有保护环的超结MOSFET器件。
技术介绍
功率MOSFET(金属氧化物半导体场效应晶体管)因其具有开关速度高、开关损耗低、驱动损耗低等优点，在各种功率变换特别是高频功率变换中起着重要作用。非箝位感性负载下的开关过程通常被认为是功率器件在系统应用中所能遭受着最极端的电应力情况。因为在回路导通时储存在电感中的能量必须在关断瞬间全部由功率器件释放。同时施加于功率器件的高电压和大电流极易造成器件失效。雪崩耐量是衡量器抗UIS失效能力的重要参数。功率MOSFET的雪崩耐量与寄生三极管(BJT)的导通损坏存在着密切的关系。寄生三极管导通损坏是指当反向大电流流经寄生三极管的基区时，会使得基区温度升高，而基区电阻为正温度特性，从而降落在基区的压降增大，如果该压降增大至接近寄生安三极管的基区和发射极之间的自建电势，将会导致寄生三极管开启。开启寄生三极管会进一步地放大基区的大电流，进而使得结温升高形成一个正反馈，最后导致器件过热烧毁而失效。抑制寄生三极管的开启可提高功率MOSFET的可靠性，通常适当增大MOSFET器件源区下体区掺杂浓度，降低寄生三极管基区电阻，抑制其开启。超结MOSFET是当代重要的功率器件之一，其基本原理是电荷平衡原理，通过在传统MOSFET的轻掺杂漂移区引入重掺杂交替排列的P型柱和N型柱，能够显著改善了传统MOSFET击穿电压和导通电阻之间的矛盾关系，因而其在功率系统中获得了广泛的应用。超结器件虽然有效解决了击穿电压和导通电阻之间的矛盾关系，但其在抗UIS失效能力方面仍然存在和常规MOSFET同样的问题。现有技术解决MOSFET器件的抗UIS失效能力通常采用高能量硼注入或者深扩散减小源区下体区电阻，进而抑制寄生三极管基区电阻，然而这一方法无法完全杜绝寄生三极管的开启，同时这一方法还会增加器件的阈值电压。
技术实现思路
本专利技术为了解决超结MOSFET器件由于寄生三极管开启而造成的器件失效问题，提供了一种具有高抗UIS失效能力的超结MOSFET器件。为了解决上述技术问题，本专利技术提供的技术方案如下：一种具有保护环的超结MOSFET器件，其特征在于：其有源区中具有至少一个由若干个元胞形成的元胞阵列以及环绕于所述元胞阵列外围的保护环所形成的组合单元，任意一个元胞的结构自下而上包括金属化漏极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型半导体掺杂外延区(3)、第二导电类型半导体掺杂柱区(4)和第二导电类型半导体掺杂体区一(6)、栅极以及金属化源极(11)，其中：所述第二导电类型半导体掺杂柱区(4)的下表面与第一导电类型半导体掺杂衬底(2)的下表面相重合；所述第二导电类型半导体掺杂体区一(6)与金属化源极(11)相接触，其顶层两端具有两个第一导电类型半导体掺杂源区(8)以及位于两个第一导电类型半导体掺杂源区(8)之间的第二导电类型半导体掺杂接触区一(7)；所述栅极包括栅介质层(10)及埋设于所述栅介质层(10)内的多晶硅栅电极(9)，所述栅极位于部分第二导电类型半导体掺杂体区一(6)和第一导电类型半导体掺杂外延区(3)的上表面；若干个元胞紧密排列形成元胞阵列，所述元胞阵列外围的第一导电类型半导体掺杂外延区(3)内还设置有保护环，所述保护环包括下表面与第一导电类型半导体掺杂衬底(2)的下表面相重合的第二导电类型半导体掺杂环区(5)；所述第二导电类型半导体掺杂环区(5)与金属源极(11)之间还具有与二者均接触的第二导电类型半导体掺杂体区二(61)，所述第二导电类型半导体掺杂体区二(61)的顶层中间位置具有与金属化源极(11)相接触的第二导电类型半导体掺杂接触区二(71)，所述栅极还位于部分第二导电类型半导体掺杂体区二(61)和外围第一导电类型半导体掺杂外延区(3)的上表面；所述第二导电类型半导体环区(5)中掺杂量大于所述第二导电类型半导体柱区(4)中掺杂量。具体地，第二导电类型半导体环区(5)的掺杂浓度和深度大于或者等于所述第二导电类型半导体柱区(4)的掺杂浓度和深度，所述第二导电类型半导体环区(5)的宽度大于所述第二导电类型半导体柱区(4)的宽度。具体地，第二导电类型半导体环区(5)的宽度和深度大于或者等于所述第二导电类型半导体柱区(4)的宽度和深度，所述第二导电类型半导体环区(5)的掺杂浓度大于所述第二导电类型半导体柱区(4)的掺杂浓度。具体地，第二导电类型半导体环区(5)的宽度和掺杂浓度大于或者等于所述第二导电类型半导体柱区(4)的宽度和掺杂浓度，所述第二导电类型半导体环区(5)的深度大于所述第二导电类型半导体柱区(4)的深度。进一步的是，本专利技术中第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体。进一步的是，本专利技术中第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体。进一步的是，本专利技术中第一导电类型半导体或者所述第二导带类型半导体的材料为体硅、碳化硅、砷化镓、磷化铟或者锗硅复合材料。进一步的是，定义保护环结构所包围的元胞阵列中元胞个数为n(n≧1)，则n的数值可根据器件所需的导通电阻和电流能力进行设计。进一步的是，定义器件的有源区内由元胞阵列及包围元胞阵列的保护环构成的组合个数为m(m≧1)，则m的数值可根据器件所需的导通电阻和电流能力进行设计。本专利技术提出的具有保护环的超结MOSFET结构，同样适用于超结IGBT器件或者超结二极管器件等半导体功率器件。相比现有技术，本专利技术的有益效果在于：本专利技术通过在若干个元胞形成的元胞阵列外围形成重掺杂保护环结构，由于外延区中P型柱区和N型柱区满足电荷平衡，藉由引入的保护环结构相比正常元胞的耐压能力较弱，从而将雪崩击穿点固定在保护环结构处；并且保护环结构处电场峰值会向器件内部移动，因此有效改变雪崩电流路径使其通过与保护环相连的金属化源极流出；同时保护环结构内部没有设置重掺杂源区，避免了雪崩电流流经寄生三极管基区电阻而造成寄生三极管开启，从而提高了超结功率器件抗UIS失效能力，进而提高了超结功率器件的可靠性。附图说明图1是本专利技术提出的一种具有保护环的超结MOSFET的结构示意图，其中图(a)为剖面图，图(b)为俯视图，其中图(a)为图(b)沿虚线AA’的剖面图；图2是传统超结MOSFET器件元胞剖面结构以及其寄生BJT和雪崩电流路径示意图；其中：带箭头的粗线表示雪崩电流路径；图3是本专利技术提出的一种具有保护环的超结MOSFET的雪崩击穿电流路径及雪崩击穿点示意图；其中：带箭头的粗线表示雪崩电流路径，虚线圈位置为器件击穿点所在位置。图中，1为金属化漏极，2为第一导电类型半导体掺杂衬底，3为第一导电类型半导体掺杂外延区，4为第二导电类型半导体掺杂柱区，5为第二导电类型半导体掺杂环区，6为第二导电类型半导体体区一，61为第二导电类型半导体体区二，7为第二导电类型半导体掺杂接触区一，71为第二导电类型半导体掺杂接触区二，8为第一导电类型半导体掺杂源区，9为多晶硅栅电极，10为栅介质层，11为金属化源极。具体实施方式下面参照附图对本专利技术进行更全面的描述，在附图中相同的标号表示相同或者相似的组件或者元素。本专利技术的要旨在于提供一种基于保护环结构实现高抗UIS失效能力的超本文档来自技高网...

【技术保护点】
一种具有保护环的超结MOSFET器件，其特征在于：其有源区中具有至少一个由若干个元胞形成的元胞阵列以及环绕于所述元胞阵列外围的保护环所形成的组合单元，任意一个元胞的结构自下而上包括金属化漏极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型半导体掺杂外延区(3)、第二导电类型半导体掺杂柱区(4)和第二导电类型半导体掺杂体区一(6)、栅极以及金属化源极(11)，其中：所述第二导电类型半导体掺杂柱区(4)的下表面与第一导电类型半导体掺杂衬底(2)的下表面相重合；所述第二导电类型半导体掺杂体区一(6)与金属化源极(11)相接触，其顶层两端具有两个第一导电类型半导体掺杂源区(8)以及位于两个第一导电类型半导体掺杂源区(8)之间的第二导电类型半导体掺杂接触区一(7)；所述栅极包括栅介质层(10)及埋设于所述栅介质层(10)内的多晶硅栅电极(9)，所述栅极位于部分第二导电类型半导体掺杂体区一(6)和第一导电类型半导体掺杂外延区(3)的上表面；若干个元胞紧密排列形成元胞阵列，所述元胞阵列外围的第一导电类型半导体掺杂外延区(3)内还设置有保护环，所述保护环包括下表面与第一导电类型半导体掺杂衬底(2)的下表面相重合的第二导电类型半导体掺杂环区(5)；所述第二导电类型半导体掺杂环区(5)与金属源极(11)之间还具有与二者均接触的第二导电类型半导体掺杂体区二(61)，所述第二导电类型半导体掺杂体区二(61)中顶层中间位置具有与金属化源极(11)相接触的第二导电类型半导体掺杂接触区二(71)，所述栅极还位于部分第二导电类型半导体掺杂体区二(61)和外围第一导电类型半导体掺杂外延区(3)的上表面；所述第二导电类型半导体环区(5)中掺杂量大于所述第二导电类型半导体柱区(4)中掺杂量。...

【技术特征摘要】
1.一种具有保护环的超结MOSFET器件，其特征在于：其有源区中具有至少一个由若干个元胞形成的元胞阵列以及环绕于所述元胞阵列外围的保护环所形成的组合单元，任意一个元胞的结构自下而上包括金属化漏极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型半导体掺杂外延区(3)、第二导电类型半导体掺杂柱区(4)和第二导电类型半导体掺杂体区一(6)、栅极以及金属化源极(11)，其中：所述第二导电类型半导体掺杂柱区(4)的下表面与第一导电类型半导体掺杂衬底(2)的下表面相重合；所述第二导电类型半导体掺杂体区一(6)与金属化源极(11)相接触，其顶层两端具有两个第一导电类型半导体掺杂源区(8)以及位于两个第一导电类型半导体掺杂源区(8)之间的第二导电类型半导体掺杂接触区一(7)；所述栅极包括栅介质层(10)及埋设于所述栅介质层(10)内的多晶硅栅电极(9)，所述栅极位于部分第二导电类型半导体掺杂体区一(6)和第一导电类型半导体掺杂外延区(3)的上表面；若干个元胞紧密排列形成元胞阵列，所述元胞阵列外围的第一导电类型半导体掺杂外延区(3)内还设置有保护环，所述保护...

【专利技术属性】
技术研发人员：任敏，罗蕾，李佳驹，谢驰，李泽宏，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51