环栅III-V量子阱晶体管及锗无结晶体管及其制造方法技术

本发明专利技术提供一种环栅III‑V量子阱晶体管及锗无结晶体管及其制造方法，该器件包括III‑V量子阱晶体管及锗无结晶体管；所述III‑V量子阱晶体管包括：第一Ge带结构、N

Ring gate III-V quantum well transistors and germanium amorphous tubes and their manufacturing methods

The invention provides a ring gate III V quantum well transistor and non crystalline germanium tube and its manufacturing method, the device includes a III V quantum well transistor and non crystalline germanium tube; the III V quantum well transistor includes: a first Ge band structure, N

【技术实现步骤摘要】
环栅III-V量子阱晶体管及锗无结晶体管及其制造方法
本专利技术涉及一种半导体器件及其制造方法，特别是涉及一种环栅III-V量子阱晶体管及锗无结晶体管及其制造方法。
技术介绍
现今，大多数集成电路都是基于硅的，然而，随着集成电路特征尺寸的逐渐减小，现有的体硅材料和工艺已接近它们的物理极限，遇到了严峻的挑战。32纳米技术节点以下尤其是22纳米以下，晶体管的结构和材料将面临更多挑战。必须采取新的技术来提高性能(新材料、新结构及新工艺)。其中，引入新的沟道材料是主要革新途径。研究表明Ge具有较高的空穴迁移率、III-V族半导体材料(如GaAs、InP、InGaAs，InAs和GaSb)具有较高的电子迁移率，因此，在15纳米的节点后，新型硅基高迁移率材料将逐步由应变硅材料过渡到新型高迁移率Ge/III-V/石墨烯等半导体材料。论文(M.Radosavljevicetal.,Non-Planar,Multi-GateInGaAsQuantumWellFieldEffectTransistorswithHigh-KGateDielectricandUltra-ScaledGate-to-Drain/Gate-to-SourceSeparationforLowPowerLogicApplications,IEDM2010,pp.126-129)公开了一种非平面多栅极结构的InGaAs量子阱场效应晶体管，其主要公开的内容为在硅衬底上制作InGaAs鳍结构，然后采用高k栅介质实现栅-漏分离/栅-源分离的低功率逻辑电路。这种InGaAs量子阱场效应晶体管具有较高的电子迁移速率，可以提高逻辑电路的速度。如何能进一步加强器件栅控能力，增强驱动电流以及提高器件集成密度是业界需要进一步解决的技术问题。专利号为US8884363B2的专利中，公开了一种环栅结构的硅纳米线晶体管，其主要内容为通过对SOI衬底的顶层硅及埋氧层进行图形化形成硅纳米线，然后去除支撑硅纳米线的部分埋氧层，使得欲制备栅极的位置形成悬空结构，最后基于该悬空结构制作环栅结构，然而，基于硅材料的纳米线仍然受到硅本身物理极限的影响，难以在较低的技术节点下进一步提高器件的性能。另外，该专利中所制作的晶体管的源漏掺杂与沟道掺杂相反，器件沟道形成在栅氧层表面区域，由于栅氧化层与半导体沟道界面的不完整性，载流子受到散射影响，导致迁移率下降及可靠性降低。专利公开号为US20100164102A1的公开文本中，公开了一种硅鳍形结构上的Ge纳米带的制作方法，其主要通过在硅鳍形结构顶部生长GeSi后，通过氧化浓缩工艺形成Ge纳米带，这种工艺由于是在Si材料外面包覆GeSi材料，Ge的浓度相对较低，采用氧化浓缩工艺的时间较长，而且所形成的Ge纳米带的质量也比较难以保证。鉴于以上所述，本专利技术提供一种能够有效提高栅区控制范围、降低寄生电阻，并将具有高电子迁移率的III-V量子阱晶体管以及具有高空穴迁移率的锗无结晶体管进行有效集成的方法。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种环栅III-V量子阱晶体管及锗无结晶体管及其制造方法，提供一种能够有效提高栅区控制范围、降低寄生电阻，并将具有高电子迁移率的III-V量子阱晶体管以及具有高空穴迁移率的锗无结晶体管进行有效集成的方法。为实现上述目的及其他相关目的，本专利技术提供一种环栅III-V量子阱晶体管及锗无结晶体管的制造方法，包括步骤：步骤1)，提供一硅衬底，于所述硅衬底表面形成SiGe层；步骤2)，于所述SiGe层及硅衬底中制作浅沟道隔离结构，去除硅衬底表面的浅沟道隔离结构，获得位于所述硅衬底表面的SiGe凸起结构；步骤3)，于所述SiGe凸起结构表面外延SiGe，形成SiGe带结构；步骤4)，对各SiGe带结构进行氧化浓缩工艺形成由氧化层包围的Ge带结构，去除所述氧化层，并对所述硅衬底表面进行氧化形成表面氧化层；步骤5)，于第一Ge带结构表面依次形成环绕的N-型InGaAs层及N+型InGaAs层，于第二Ge带结构表面形成环绕的P+型Ge层；步骤6)，去除与第一栅区对应的N+型InGaAs层，露出N-型InGaAs层，形成第一环形沟槽，并去除与第二栅区对应的P+型Ge层，露出第二Ge带结构，形成第二环形沟槽；步骤7)，于第一环形沟槽表面依次形成半导体阻挡层、第一高K介质层以及第一金属栅，于第二环形沟槽表面依次形成第二高K介质层以及第二金属栅。作为本专利技术的环栅III-V量子阱晶体管及锗无结晶体管的制造方法的一种优选方案，还包括步骤：步骤8)，于栅区结构两侧制作侧墙结构；步骤9)，于第一栅区两侧的N+型InGaAs源区及N+型InGaAs漏区上分别制作III-V量子阱晶体管的源极金属及漏极金属，并于第二栅区两侧的P+型Ge源区及的P+型Ge漏区分别制作锗无结晶体管的源极金属及漏极金属。作为本专利技术的环栅III-V量子阱晶体管及锗无结晶体管的制造方法的一种优选方案，步骤4)中，去除所述氧化层后，还包括于H2气氛中对所述Ge带结构进行退火的步骤，所述Ge带结构的直径范围为10～100nm。作为本专利技术的环栅III-V量子阱晶体管及锗无结晶体管的制造方法的一种优选方案，步骤5)中，采用分子束外延法、原子层沉积法及金属有机化合物化学气相沉积法中的一种于第一Ge带结构表面依次形成环绕所述第一Ge带结构的N-型InGaAs层及N+型InGaAs层。作为本专利技术的环栅III-V量子阱晶体管及锗无结晶体管的制造方法的一种优选方案，所述N-型InGaAs层的厚度范围为10～100nm，掺杂浓度为1017/cm3数量级。作为本专利技术的环栅III-V量子阱晶体管及锗无结晶体管的制造方法的一种优选方案，所述N+型InGaAs层的厚度范围为10～200nm，掺杂浓度为1019/cm3数量级。作为本专利技术的环栅III-V量子阱晶体管及锗无结晶体管的制造方法的一种优选方案，步骤5)中，采用采用分子束外延法、原子层沉积法及金属有机化合物化学气相沉积法中的一种于所述第二Ge带结构表面形成环绕所述第二Ge带结构的P+型Ge层。作为本专利技术的环栅III-V量子阱晶体管及锗无结晶体管的制造方法的一种优选方案，所述P+型Ge层的厚度范围为10～200nm，掺杂浓度为1019/cm3数量级。作为本专利技术的环栅III-V量子阱晶体管及锗无结晶体管的制造方法的一种优选方案，步骤7)中，所述半导体阻挡层选用为N-型InP层，其制备方法包括分子束外延法、原子层沉积法及金属有机化合物化学气相沉积法中的一种，其厚度范围为50～100nm，其掺杂Si的浓度为1018/cm3数量级。作为本专利技术的环栅III-V量子阱晶体管及锗无结晶体管的制造方法的一种优选方案，步骤7)中，采用原子层沉积法、金属有机化合物化学气相沉积法及低压化学气相沉积法中的一种制备所述第一高K介质层及第二高K介质层，所述第一高K介质层及第二高K介质层的厚度范围为1～5nm，材料包括Al2O3及TiSiOx中的一种。作为本专利技术的环栅III-V量子阱晶体管及锗无结晶体管的制造方法的一种优选方案，步骤7)中，采用物理气相沉积法、原子层沉积法及金属有机化合物化学气相沉积法中的一种制备所述第一金属栅极第二金属栅，所述第一金属本文档来自技高网...

【技术保护点】
一种环栅III‑V量子阱晶体管及锗无结晶体管的制造方法，其特征在于，包括步骤：步骤1)，提供一硅衬底，于所述硅衬底表面形成SiGe层；步骤2)，于所述SiGe层及硅衬底中制作浅沟道隔离结构，去除硅衬底表面的浅沟道隔离结构，获得位于所述硅衬底表面的SiGe凸起结构；步骤3)，于所述SiGe凸起结构表面外延SiGe，形成SiGe带结构；步骤4)，对各SiGe带结构进行氧化浓缩工艺形成由氧化层包围的Ge带结构，去除所述氧化层，并对所述硅衬底表面进行氧化形成表面氧化层；步骤5)，于第一Ge带结构表面依次形成环绕的N

【技术特征摘要】
1.一种环栅III-V量子阱晶体管及锗无结晶体管的制造方法，其特征在于，包括步骤：步骤1)，提供一硅衬底，于所述硅衬底表面形成SiGe层；步骤2)，于所述SiGe层及硅衬底中制作浅沟道隔离结构，去除硅衬底表面的浅沟道隔离结构，获得位于所述硅衬底表面的SiGe凸起结构；步骤3)，于所述SiGe凸起结构表面外延SiGe，形成SiGe带结构；步骤4)，对各SiGe带结构进行氧化浓缩工艺形成由氧化层包围的Ge带结构，去除所述氧化层，并对所述硅衬底表面进行氧化形成表面氧化层；步骤5)，于第一Ge带结构表面依次形成环绕的N-型InGaAs层及N+型InGaAs层，于第二Ge带结构表面形成环绕的P+型Ge层；步骤6)，去除与第一栅区对应的N+型InGaAs层，露出N-型InGaAs层，形成第一环形沟槽，并去除与第二栅区对应的P+型Ge层，露出第二Ge带结构，形成第二环形沟槽；步骤7)，于第一环形沟槽表面依次形成半导体阻挡层、第一高K介质层以及第一金属栅，于第二环形沟槽表面依次形成第二高K介质层以及第二金属栅。2.根据权利要求1所述的环栅III-V量子阱晶体管及锗无结晶体管的制造方法，其特征在于：还包括步骤：步骤8)，于栅区结构两侧制作侧墙结构；步骤9)，于第一栅区两侧的N+型InGaAs源区及N+型InGaAs漏区上分别制作III-V量子阱晶体管的源极金属及漏极金属，并于第二栅区两侧的P+型Ge源区及的P+型Ge漏区分别制作锗无结晶体管的源极金属及漏极金属。3.根据权利要求1所述的环栅III-V量子阱晶体管及锗无结晶体管的制造方法，其特征在于：步骤4)中，去除所述氧化层后，还包括于H2气氛中对所述Ge带结构进行退火的步骤，所述Ge带结构的直径范围为10～100nm。4.根据权利要求1所述的环栅III-V量子阱晶体管及锗无结晶体管的制造方法，其特征在于：步骤5)中，采用分子束外延法、原子层沉积法及金属有机化合物化学气相沉积法中的一种于第一Ge带结构表面依次形成环绕所述第一Ge带结构的N-型InGaAs层及N+型InGaAs层。5.根据权利要求1所述的环栅III-V量子阱晶体管及锗无结晶体管的制造方法，其特征在于：所述N-型InGaAs层的厚度范围为10～100nm，掺杂浓度为1017/cm3数量级。6.根据权利要求1所述的环栅III-V量子阱晶体管及锗无结晶体管的制造方法，其特征在于：所述N+型InGaAs层的厚度范围为10～200nm，掺杂浓度为1019/cm3数量级。7.根据权利要求1所述的环栅III-V量子阱晶体管及锗无结晶体管的制造方法，其特征在于：步骤5)中，采用采用分子束外延法、原子层沉积法及金属有机化合物化学气相沉积法中的一种于所述第二Ge带结构表面形成环绕所述第二Ge带结构的P+型Ge层。8.根据权利要求1所述的环栅III-V量子阱晶体管及锗无结晶体管的制造方法，其特征在于：所述P+型Ge层的厚度范围为10～200nm，掺杂浓度为1019/cm3数量级。9.根据权利要求1所述的环栅III-V量子阱晶体管及锗无结晶体管的制造方法，其特征在于：步骤7)中，所述半导体阻挡层选用为N-型InP层，其制备方法包括分子束外延法、原子层沉积法及金属有机化合物化学气相沉积法中的一种，其厚度范围为50～100nm，其掺杂Si的浓度为1018/cm...

【专利技术属性】
技术研发人员：肖德元，张汝京，
申请(专利权)人：上海新昇半导体科技有限公司，
类型：发明
国别省市：上海,31