半导体结构及用于形成半导体结构的方法技术

本发明专利技术实施例涉及一种半导体结构及用于形成半导体结构的方法。有源半导体区域安置于衬底中。栅极形成于所述衬底上方。晶体管的源极区域及漏极区域形成于所述有源半导体区域中在所述栅极的对置侧上。所述漏极区域具有第一宽度，且所述源极区域具有不等于所述第一宽度的第二宽度。

Semiconductor structures and methods used to form semiconductor structures

An embodiment of the invention relates to a semiconductor structure and a method for forming a semiconductor structure. The active semiconductor region is placed on the substrate. The gate is formed above the substrate. The source region and leakage region of the transistor are formed in the active semiconductor region on the opposite side of the gate. The drain area has a first width, and the source region has a second width that is not equal to the first width.

【技术实现步骤摘要】
半导体结构及用于形成半导体结构的方法
本专利技术实施例涉及一种半导体结构及用于形成半导体结构的方法。
技术介绍
场效应晶体管(FET)装置通常具有多晶硅栅极电极、二氧化硅栅极电介质及形成于所述多晶硅栅极电极相邻处的源极区域及漏极区域。制造FET的典型程序包括：使薄二氧化硅栅极电介质生长于硅衬底上且接着使所述多晶硅栅极电极形成于所述栅极电介质上方。接着，使源极区域及漏极区域形成于所述栅极电极相邻处。FET栅极长度经界定为所述多晶硅栅极下方的所述源极区域与所述漏极区域之间的距离。
技术实现思路
根据本专利技术的一实施例，一种半导体结构包含：有源半导体区域，其安置于衬底中；栅极，其形成于所述衬底上方；及晶体管的源极区域及漏极区域，其形成于所述有源半导体区域中在所述栅极的对置侧上，所述漏极区域具有第一宽度，且所述源极区域具有不等于所述第一宽度的第二宽度。根据本专利技术的一实施例，一种形成半导体结构的方法包含：使有源半导体区域形成于衬底中；及使晶体管的栅极形成于所述衬底上方，所述晶体管进一步包括所述有源半导体区域中在所述栅极的对置侧上的源极区域及漏极区域，所述漏极区域具有第一宽度，且所述源极区域具有不等于所述第一宽度的第二宽度。根据本专利技术的一实施例，一种形成半导体结构的方法包含：使材料层形成于衬底上方；使心轴形成于所述材料层上方；使间隔物形成于所述心轴的侧壁上；经由蚀刻程序去除所述心轴，同时留下所述间隔物不被去除，其中相邻间隔物之间的间隔包括第一间隔及不等于所述第一间隔的第二间隔；在去除所述心轴之后，通过蚀刻所述材料层来使多个栅极形成于所述材料层中，所述多个栅极的图案由所述间隔物的图案界定。附图说明从结合附图来阅读的[具体实施方式]最佳理解本揭露的方面。应注意，根据行业中的标准实践，各种装置未按比例绘制。事实上，为使讨论清楚，可任意增大或减小各种装置的尺寸。图1A绘示根据一些实施例的包括非对称源极区域及漏极区域的实例性晶体管。图1B是展示根据一些实施例的晶体管的依据源极侧节距而变化的截止频率的曲线图。图2A到7B绘示根据一些实施例的用于制造包括非对称源极区域及漏极区域的晶体管的实例性操作。图8是描绘根据一些实施例的用于形成半导体结构的实例性方法的步骤的流程图。图9是描绘根据一些实施例的用于形成半导体结构的另一实例性方法的步骤的流程图。具体实施方式相关申请案的交叉参考本申请案要求名称为“AsymmetricPolyPitchinTransistorDevices”的2016年5月27日申请的美国临时专利申请案第62/342,406号的优先权，所述美国临时专利申请案的全文以引用的方式并入本文中。以下揭露提供用于实施所提供标的的不同装置的诸多不同实施例或实例。下文将描述组件及布置的特定实例以简化本揭露。当然，这些仅为实例且不意在限制。例如，在以下描述中，使第一装置形成于第二装置上方或形成于第二装置上可包括其中形成直接接触的所述第一装置及所述第二装置的实施例，且还可包括其中额外装置可形成于所述第一装置与所述第二装置之间使得所述第一装置及所述第二装置可不直接接触的实施例。另外，本揭露可在各种实例中重复元件符号及/或字母。此重复是为了简化及清楚且其本身不指示所讨论的各种实施例及/或配置之间的关系。本揭露涉及晶体管及形成晶体管的方法。在本文所描述的实施例中，形成非对称晶体管结构。所述非对称晶体管结构包括具有第一宽度的漏极区域及具有不等于所述第一宽度的第二宽度的源极区域。在实例中，所述非对称晶体管结构进一步包括多个多晶硅栅极，其中相邻多晶硅栅极之间的间隔包括不相等的至少第一间隔及第二间隔。各自源极区域及漏极区域的不同宽度及相邻多晶硅栅极之间的非恒定间隔导致不对称的晶体管结构。在实施例中，所述非对称晶体管结构实现比其它对称晶体管改进的晶体管性能(例如较高截止频率、较高晶体管速率等等)。下文将详细描述非对称晶体管结构及其形成方法的实施例。图1A绘示根据一些实施例的包括非对称源极区域及漏极区域的实例性晶体管。所述晶体管包括安置于衬底(例如硅衬底等等)上的有源半导体区域102，其包括图1A中标记为符号“S”及“D”的区域。在实施例中，有源半导体区域102(其还可指称氧化物界定(OD)区域、有源硅区域或有源装置区域)的全部侧由提供有源半导体区域102与形成于衬底中的其它半导体结构之间的电绝缘的浅沟槽隔离(STI)绝缘体材料(图中未展示)包围。多晶硅栅极104A、104B、104C形成于有源半导体区域102上方。在实施例中，多晶硅栅极104A、104B、104C的各者包含多晶硅材料且充当各自晶体管的栅极。此外，在实施例中，多晶硅栅极104A、104B、104C的至少一者具有相同宽度“W3”，其界定各自晶体管的通道长度。在图1A的实例中，全部多晶硅栅极104A、104B、104C具有相同宽度W3。源极区域及漏极区域(其分别由符号“S”及“D”标示)形成于有源半导体区域102中在多晶硅栅极104B的对置侧上。在图1A的实例中，源极区域、漏极区域及多晶硅栅极104B构成非对称晶体管的部分。晶体管的非对称性在(例如)各自源极区域及漏极区域的宽度中得到证明。在图1A的实例中，漏极区域具有第一宽度“W1”，且源极区域具有不等于第一宽度W1的第二宽度“W2”。明确来说，在图1A的实例中，第二宽度W2小于第一宽度W1。晶体管的非对称性在(例如)相邻多晶硅栅极104A、104B、104C之间的非恒定间隔中进一步得到证明。在图1A的实例中，多晶硅栅极104A与多晶硅栅极104B之间的第一间隔不等于多晶硅栅极104B与多晶硅栅极104C之间的第二间隔。在实施例中，多晶硅栅极104A与多晶硅栅极104B之间的第一间隔界定第二宽度W2，且多晶硅栅极104B与多晶硅栅极104C之间的第二间隔界定第一宽度W1。在图1A的实例中，第一间隔小于第二间隔，此与第二宽度W2小于第一宽度W1一致，如上文所描述。就具有上文所描述的非恒定间隔的多晶硅栅极104A、104B、104C来说，多晶硅栅极104A、104B、104C可被理解为具有非对称或非恒定节距。明确来说，多晶硅栅极104A、104B、104C的位置界定彼此不相等的漏极侧节距106及源极侧节距108。漏极侧节距106等于第一宽度W1与多晶硅栅极104A、104B、104C的宽度W3的总和(即，W1+W3)，且源极侧节距108等于第二宽度W2与多晶硅栅极104A、104B、104C的宽度W3的总和(即，W2+W3)。由于在图1A的实例中第二宽度W2小于第一宽度W1，所以源极侧节距108小于漏极侧节距106。在本文所描述的实施例中，使用多个心轴(例如，牺牲图案、牺牲掩模等等)来形成多晶硅栅极104A、104B、104C。如下文将描述，多个心轴形成于多晶硅材料层上方且用于图案化所述层多晶硅材料以形成多晶硅栅极104A、104B、104C。在实施例中，形成于多晶硅材料层上方的相邻心轴具有节距110。在图1A的实例中，心轴的节距110等于W1+W2+(2*W3)。可进一步看到，心轴的节距110等于漏极侧节距106与源极侧节距108的总和。针对心轴的给定节距110，增大漏极侧节距106意味着源极侧节距108必须减小，且反之亦然。下文将本文档来自技高网...

【技术保护点】
一种半导体结构，其包含：有源半导体区域，其安置于衬底中；栅极，其形成于所述衬底上方；以及晶体管的源极区域及漏极区域，其形成于所述有源半导体区域中在所述栅极的对置侧上，所述漏极区域具有第一宽度，且所述源极区域具有不等于所述第一宽度的第二宽度。

【技术特征摘要】
2016.05.27 US 62/342,406;2016.11.02 US 15/341,3851.一种半导体结构，其包...

【专利技术属性】
技术研发人员：廖显原，何建志，林纪贤，曾华洲，陈和祥，刘如淦，叶子祯，吕盈达，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71