半导体存储器件及其操作方法技术

提供了一种操作半导体存储器件的方法。在操作包括含有多个存储体阵列的存储器单元阵列在内的半导体存储器件的方法中，测试存储器单元阵列的第一区域中的存储器单元以检测第一区域中的一个或多个故障单元，确定与所检测到的一个或多个故障单元相对应的故障地址，并且将所确定的故障地址存储在存储器单元阵列中与第一区域不同的第二区域中。

Semiconductor memory and its operating methods

A method of operating a semiconductor storage device is provided. The operation method of semiconductor memory device includes a memory cell array including a plurality of memory array, the memory unit, the first test area of the memory cell array in which one or more fault detection unit in the first region, determine the fault address one or more fault unit and detected by the corresponding second, and stores the address fault area is different from the first region in the memory cell array.

【技术实现步骤摘要】
半导体存储器件及其操作方法相关申请的交叉引用本申请要求于2016年5月30日在韩国知识产权局提交的韩国专利申请No.10-2016-0066110的优先权，在此通过参考引入其全部内容。
示例性实施例涉及存储器件，更具体地，涉及半导体存储器件及其操作方法。
技术介绍
半导体存储器件是以使用半导体进行数据和信息存储的结构体现的存储器件。这种半导体的示例包括硅Si、锗Ge、砷化镓GaAs、磷化铟InP等。半导体存储器件分为易失性存储器件和非易失性存储器件。当电源中断时，易失性存储器件丢失其存储的数据。易失性存储器件的示例包括静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。DRAM包括以矩阵形式布置的多个存储器单元。随着半导体存储器件的集成度和速度的增加，作为未正确运行的故障单元的半导体存储器件的单元的比率正在增加。为了提高半导体存储器件的产量，需要有效地修复故障单元的方法。
技术实现思路
一些示例性实施例提供了一种操作半导体存储器件的方法，其能够提高可用性并增强性能。一些示例性实施例提供了一种半导体存储器件，其能够提高可用性并增强性能。根据示例性实施例，在操作包括含有多个存储体阵列的存储器单元阵列在内的半导体存储器件的方法中，测试存储器单元阵列的第一区域中的存储器单元以检测第一区域中的一个或多个故障单元，确定与所检测到的一个或多个故障单元相对应的故障地址，并且将所确定的故障地址存储在存储器单元阵列中与第一区域不同的第二区域中。根据示例性实施例，一种半导体存储器件包括存储器单元阵列、测试/修复管理电路和控制逻辑电路。存储器单元阵列包括多个存储体阵列。测试/修复管理电路响应于指示半导体存储器件的测试模式的模式信号，测试存储器单元阵列的第一区域中的存储器单元以检测第一区域中的一个或多个故障单元，确定与所检测到的一个或多个故障单元相对应的故障地址，并且将所确定的故障地址存储在存储器单元阵列中的第二区域中。第二区域不同于第一区域。控制逻辑电路通过对从外部提供的命令进行解码来至少产生所述模式信号。因此，测试/修复管理电路可以在测试模式下测试存储器单元阵列的第一区域中的存储器单元，可以将与一个或多个故障单元相对应的故障地址存储在存储器单元阵列的第二区域中。因此，半导体存储器件可以提高在测试模式下存储器单元阵列的可用性，可以不需要在测试操作期间存储故障地址的额外存储器，并且半导体存储器件可以减少占用面积。此外，在半导体存储器件被封装之后执行修复操作，可以增强半导体存储器件的性能。根据示例性实施例，一种封装半导体存储器件包括：存储器单元阵列，包括多个存储体阵列；以及测试电路，被配置为测试存储器单元阵列的与第一字线相关联的第一区域中的存储器单元，以识别故障存储器单元的地址，并将故障存储器单元的地址存储在存储器单元阵列的与第二字线相关联的第二区域中。测试电路响应于由所述封装半导体存储器件接收的命令来启动测试。附图说明从对示例性实施例和附图的描述中，本专利技术构思将变得清楚，其中在不同的示图中相同的附图标记表示相同的部分。在附图中：图1是示出了根据示例性实施例的电子系统的框图；图2是示出了根据示例性实施例的图1中的存储器系统的示例的框图；图3A是示出了根据示例性实施例的图1中的半导体存储器件的示例的框图；图3B示出了图3A的半导体存储器件中的存储器单元阵列和测试/修复管理电路；图4A至图4E是根据示例性实施例的图3A中示出的存储器单元的示例的电路图；图5示出了根据示例性实施例的图3A中示出的存储器单元(被称为STT-MRAM单元)的示例；图6是示出了根据示例性实施例的图3A的半导体存储器件的示例的框图；图7A示出了图3A和图6的半导体存储器件中的第一存储体阵列的示例；图7B示出了图7A中的第一存储体阵列的布置；图8是示出了图3A的半导体存储器件中的反熔丝盒的框图；图9示出了图3A的半导体存储器件中的第一行解码器和第一存储体阵列；图10A示出了根据示例性实施例的在图3A和图6的半导体存储器件中执行的测试操作；图10B示出了在图10A的测试操作中针对多个测试项目所累积的测试结果；图11示出了根据示例性实施例的在图3A和图6的半导体存储器件中执行的测试操作；图12示出了根据示例性实施例的在图3A和图6的半导体存储器件中执行的测试操作；图13是示出了根据示例性实施例的操作半导体存储器件的方法的流程图；图14是示出了根据示例性实施例的图13中的测试操作的流程图；图15是示出了图14中的测试第一区域中的存储器单元的示例的流程图；图16是示出了图14中的测试第一区域中的存储器单元的另一示例的流程图；图17是示出了图14中的读取故障地址的示例的流程图；图18是示出了图13中的冗余修复操作的示例的流程图；图19是示出了根据示例性实施例的半导体存储器件的结构图；以及图20是示出了包括根据示例性实施例的半导体存储器件的移动系统的框图。具体实施方式现在将参考附图更全面地描述各种实施例。图1是示出了根据本专利技术构思的原理的电子系统的示例实施例的框图。参考图1，电子系统10可以包括主机150和存储器系统20。存储器系统20可以包括存储器控制器30和多个半导体存储器件400a-400k。例如，主机15可以通过诸如外围组件互连Express(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行附接SCSI(SAS)之类的各种接口协议与存储器系统20通信。此外，主机15还可以通过诸如通用串行总线(USB)、多媒体卡(MMC)、增强型小型磁盘接口(ESDI)或集成驱动电子(IDE)之类的接口协议与存储器系统20进行通信。存储器控制器30可以控制存储器系统20的整体操作。存储器控制器30可以控制主机15与多个半导体存储器件400a-400k之间的整体数据交换。例如，存储器控制器30可以响应于来自主机15的请求，在多个半导体存储器件400a-400k中写入数据或从多个半导体存储器件400a-400k读取数据。此外，存储器控制器30可以向多个半导体存储器件400a-400k发出操作命令，以控制所述多个半导体存储器件400a-400k。在一些实施例中，多个半导体存储器件400a-400k中的每一个可以是相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、磁随机存取存储器(MRAM)或铁电随机存取存储器(FRAM)，其均包括多个电阻型存储器单元。在一些实施例中，多个半导体存储器件400a-400k中的每一个可以是包括多个动态存储器单元的动态随机存取存储器(DRAM)。MRAM是基于磁阻的非易失性计算机存储器。MRAM在许多方面与易失性RAM不同。因为MRAM是非易失性的，所以即使关闭电源，MRAM也可以保留所有存储的数据。虽然非易失性RAM通常比易失性RAM慢，但是MRAM具有与易失性RAM的读取和写入响应时间相当的读取和写入响应时间。与将数据存储为电荷的常规RAM不同，MRAM通过使用磁阻元件来存储数据。通常，磁阻元件由均具有磁化的两个磁性层制成。MRAM是通过使用包括两个磁性层和设置在两个磁性层之间的绝缘膜的磁隧道结图案来读取和写入数据的非易失性存储器件。磁隧道结图案的电阻值可以根据每个磁本文档来自技高网...

【技术保护点】
一种操作包括存储器单元阵列的半导体存储器件的方法，所述存储器单元阵列包括多个存储体阵列，所述方法包括：测试所述存储器单元阵列的第一区域中的存储器单元；确定与测试失败的存储器单元相对应的故障地址；以及将所确定的故障地址存储在所述存储器单元阵列中的第二区域中，所述第二区域不同于所述第一区域。

【技术特征摘要】
2016.05.30 KR 10-2016-00661101.一种操作包括存储器单元阵列的半导体存储器件的方法，所述存储器单元阵列包括多个存储体阵列，所述方法包括：测试所述存储器单元阵列的第一区域中的存储器单元；确定与测试失败的存储器单元相对应的故障地址；以及将所确定的故障地址存储在所述存储器单元阵列中的第二区域中，所述第二区域不同于所述第一区域。2.根据权利要求1所述的方法，其中，所述第一区域中的存储器单元连接到多条字线，针对多个测试项目中的每个测试项目，逐条字线地测试所述第一区域中的存储器单元，将对于每个测试项目的每个测试结果传送到所述第二区域，以及将对于每个测试项目的每个测试结果累积在所述第二区域中，并且基于所累积的测试结果来检测故障单元。3.根据权利要求1所述的方法，其中，所确定的故障地址以查找表的形式存储在所述第二区域中。4.根据权利要求1所述的方法，其中，将所确定的故障地址存储在第二区域中包括：将所确定的故障地址冗余地存储在所述第二区域中。5.根据权利要求1所述的方法，其中，将所确定的故障地址存储在第二区域中包括：对所确定的故障地址进行编码；以及将编码的故障地址冗余地存储在所述第二区域中，以及其中所确定的故障地址由所述半导体存储器件中包括的纠错电路编码。6.根据权利要求1所述的方法，还包括：读取存储在所述第二区域中的故障地址，以将所述故障地址编程在所述半导体存储器件中包括的反熔丝阵列中。7.根据权利要求6所述的方法，其中，将所确定的故障地址存储在第二区域中包括：对所确定的故障地址进行编码；以及将编码的故障地址冗余地存储在所述第二区域中，其中读取存储在所述第二区域中的故障地址包括：读取冗余地存储在所述第二区域中的编码的故障地址；对编码的故障地址执行多数投票，以选择由多数投票表示的编码的故障地址；以及对所选择的故障地址进行解码。8.根据权利要求1所述的方法，其中，所述第一区域是所述多个存储体阵列中的第一存储体阵列的一部分，所述第二区域是所述多个存储体阵列中的第二存储体阵列的一部分，并且所述第二存储体阵列不同于所述第一存储体阵列。9.根据权利要求1所述的方法，其中，所述第一区域是所述多个存储体阵列中的第一存储体阵列的第一部分，所述第二区域是所述第一存储体阵列的第二部分，并且所述第二部分在物理上不同于所述第一部分。10.根据权利要求9所述的方法，其中，所述第一区域和所述第二区域不共享位线读出放大器。11.根据权利要求1所述的方法，其中，所述第一区域是所述多个存储体阵列中的第一存储体阵列的一部分，所述第二区域是所述多个存储体阵列中除所述第一存储体阵列以外的每个存储体阵列的一部分，并且所述每个存储体阵列不同于所述第一存储体阵列。12.根据权利要求1所述的方法，其中，当针对多个测试项目完成了对所述第一区域中的存储器单元的测试时，将对于每个测试项目的每个测试结果累积在所述第二区域中，然后测试所述第二区域中的存储器单元，其中，当在测试所述第一区域中的存储器单元时所述测试项目中的每一个都不与所述半导体存储器件的刷新周期相关联时，所述第一区域中的存储器单元以比标准刷新周期长的第一刷新周期被...

【专利技术属性】
技术研发人员：柳睿信，车相彦，郑会柱，赵诚珍，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR